EDA课程设计一.docVIP

课 程 设 计 报 告 设计名称 EDA（VHDL）课程设计 专业班级 电子0841 姓 名 胡银 学 号 0804451115 成 绩 评 定 考 核 内 容 平 时 表 现 设 计 报 告 设计成果和答辩 综合评 定成绩 成 绩 电气与信息工程学院 二0一一年一月 课程设计要求和成绩考核办法 （要求和成绩考核办法在封皮背面打印） 1．不允许在教室或实验室内吸烟、吃零食，不准带无关人员到教室或实验室活动，否则扣平时表现分。 2．凡病事假超过3天（每天7小时），或迟到早退三次以上，或旷课两次（1天）以上，不得参加本次考核，按不及格处理，本次课程设计不能通过。 3．病事假必须有请假条，需经班主任或有关领导批准，否则按旷课处理。 4．课程设计的考核由指导教师根据设计表现（出勤、遵守纪律情况等）、设计报告、设计成果、答辩等几个方面，给出各项成绩或权重，综合后给出课程设计总成绩。该设计考核须经教研室主任审核，主管院长审批备案。 5．成绩评定采用五级分制，即优、良、中、及格和不及格。 6．课程设计结束一周内，指导教师提交成绩和设计总结。 7．设计过程考核和成绩在教师手册中要有记载。 实习报告要求 实习报告内容、格式各专业根据实习（设计）类别（技能实习、认识实习、生产实习、毕业实习等）统一规范，经教研室主任审核、主管院长审批备案。 注意： 1．课程设计任务书和指导书在课程设计前发给学生，设计任务书放置在设计报告封面后和正文目录前。 2．为了节省纸张，保护环境，便于保管设计报告，统一采用A4纸，课程设计报告建议双面打印（正文采用宋体五号字）或手写，左侧装订，订两个钉。 基于FPGA的半整数分频器设计 一．系统设计任务及功能概述 在时序数字电路中，对于时钟脉冲的频率往往根据不同情况具有不同的要求，有时候需要特定频率的脉冲，然而输入脉冲往往达不到这一要求，因而需要引入分频器电路。 在本实验中输入的时钟频率假设为11MHz，而要求得到频率为2MHz的脉冲，因此本实验的任务是设计一个5.5分频电路。 系统设计方案和程序设计 1.系统设计方法 基本原理 分频器可以用技术器实现的原因是，由于技术器输出端的各个数据值周期性变化，因而将其中的某一端得数值当做电路的脉冲输出端，则可以实现频率的变化，由于各个数据位的权值不同，因而高数据位的输出值变化的频率相对更低从而实现了分频 本实验输出的波形占空比不可调而且不是1：1，这是本实验的一个不足之处。 小数分频的基本原理是采用脉冲吞吐计数器和PLL（锁相环路）技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需的小数分频值。如设计一个分频系数为10.1的分频器，可以讲分频器设计成9次10分频，1次11分频，这样总的分频值为： F=（9×10+1×11）/（9+1）=10.1 从这种方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率而不是一次N分频，一次N-1分频。 （2）设计电路 分频系数为5.5的分频电路可有一个异或门一个模6计数器和一个2分频器组成。 下图为5.5分频计数器的电路组成 本实验采用VHDL描述语言，可以实现模6的计数器，并可以产生模N逻辑电路。之后，用原理图输入方式将模6计数器、异或门和D触发器连接起来，便可以实现半整5.5分频器以及11的分频。 VHDL程序设计 模6技术器源程序 ibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count6 is port( clk,en,clr:in std_logic; a:out std_logic; b:out std_logic; c:out std_logic); end entity count6; architecture art1 of count6 is signal s:std_logic_vector(2 downto 0); begin process(clk,s) is begin if (clkevent and clk=1)then if(en=1)then if s=101then s=000; else s=s+1; end if; end if; end if; end process; a=s(2);