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1_25Gbps串并并串转换接收器的低抖动设计_刘玮 (1) 　第29卷　第1期 2009年3月 　　固体电子学研究与进展RESEARCHamp;PROGRESSOFSSE 　　Vol.29,No.1 Mar.,2009硅微电子学 1.25Gbps串并并串转换接收器的低抖动设计 刘　玮　肖　磊　杨莲兴 (复旦大学专用集成电路与系统国家重点实验室,上海,201203) 2007-08-29收稿,2007-10-22收改稿 摘要:对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环 时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。 关键词:低抖动;时钟数据恢复电路;压控振荡器;双环;鉴相器;串并并串转换 中图分类号:TN752　　文献标识码:A　　文章编号:1000-3819(2009)01-099-07 LowJitterDesignfor1.25GbpsSerDesReceiver LIUWei　XIAOLei　YANGLianxing (StateKeyLaboratoryofASICamp;System,FudanUniversity,Shanghai,201203,CHN) Abstract:Lowjitterdesignof1.25GbpsSerDes(Serializeamp;De-serializer)receiverforGiga- bitEthernetisdescribed.Frequency-aideddual-loopclockanddatarecoverycircuit(CDR)isap-plied.FLLcircuitisadoptedtoenhancethetrackingrangeofCDR.Aspecialphasedetectorbasedonthree-statePFDisproposedheretoextractclockinformationfrom1.25GbpsNRZdatastream,anddriveathree-stagedcurrent-starvingringoscillatortogeneratethelowjitter1.25GHzclockneeded.Equalizerisalsointroducedforlowjitterconsideration.TheSerDesreceiverisfabricatedinTSMC0.35μm2P3M3.3V/5VmixedsignalCMOStechnology.Themeasuredresultshowsagoodjitterperformanceoftheoutputparalleldata:the1σrandomjitteris7.3ps, andthetotaljitteris58mUI. Keywords:lowjitter;clockanddatarecoveryclock;VCO;dualloop;phasedetector; SerDes EEACC:1205;1230;1280 收发器的重要部分。串并并串转换接收器的主要结 引　　言 日益增长的对带宽的需求促进千兆串行数据通 信的发展。文中介绍的串并并串转换接收器是应用 于千兆以太网PMA子层(IEEE802.3z)的串并并串构如图1所示。均衡器预处理来自传输线的1.25Gbp输入差分数据,并将差分信号转换为单端信号。时钟数据恢复电路采用双环结构,从1.25Gbps非归零数据提取信息,产生的1.25GHz恢复时钟。串行变并行模块利用恢复时钟检测帧同步信号,经:W163.com 100 固　体　电　子　学　研　究　与　进　展29卷　 图1　串并并串转换接收器主要结构　MainarchitectureofSerDesreceiverFig.1 由输出驱动电路产生10位并行输出数据(62.5Mbps)和62.5MHz时钟。 时钟数据恢复电路(CDR)是串并并串转换接 收器的主要部分。时钟数据恢复电路