主存的主要性能指标延迟与带宽以往Cache主要关.pptVIP

? 张晨曦 刘依 *／18 ? 张晨曦 刘依 *／18 1. 主存的主要性能指标：延迟和带宽 2. 以往： Cache主要关心延迟，I/O主要关心带宽 现在：Cache关心两者 下面讨论几种能提高主存性能的存储器组织技术 在下面的讨论中，我们以处理Cache失效为例来说明各种存储器组织结构的好处。 5.6 主 存 第五章 存储层次 ◆ 增加Cache块大小能利用主存带宽增加所带 来的好处 在以下的讨论中，我们假设基本存储 器结构的性能为： 5.6 主 存 送地址需4个时钟周期 每个字的访问时间为24个时钟周期 传送一个字的数据需4个时钟周期 ◆ 为了减少失效开销TM，应该： 减少主存延迟 提高主存带宽 如果Cache大小为4个字，则： 失效开销＝4×(4＋24＋4) ＝4×32＝128(时钟周期) 带宽＝16/128＝0.0125(字节/时钟周期) 1. 增加存储器的宽度 ◆ 性能举例　(参照前面的假设) 当宽度为4个字时： 失效开销＝1×32(周期) 带宽＝0.5(字节/周期) 5.6 主 存 ◆ 缺点： 5.6 主 存 增加CPU和存储器之间的连接通路的宽度 CUP和Cache之间有一个多路选择器 扩充主存的最小增量增加了相应的倍数 写入有可能变得复杂 ◆ 举例： DEC的Alpha Axp21064：256位宽 2. 采用简单的多体交叉存储器 在存储系统中采用多个DRAM，并利用它们 潜在的并行性。 ◆ 存储器的各个体一般是按字交叉的 交叉存储器（interleaved memory）  通常是指存储器的各个体是按字交叉的。 字交叉存储器非常适合于处理： Cache读失效，写回法Cache中的写回 性能举例：(参照前面的假设) 失效开销＝4＋24＋4×4＝44(周期) 带宽＝0.4(字节/周期) 5.6 主 存 假设四个存储体的地址是在字一级交叉的，即 存储体0中每个字的地址对4取模都是0，体1中每个 字的地址对4取模都是1，依此类推。 0 4 8 12 地址 体0 1 5 9 13 地址 体1 2 6 10 14 地址 体2 3 7 11 15 地址 体3 假设某台机器的特性及其Cache的性能为： · 块大小为1个字 · 存储器总线宽度为1个字 · Cache失效率为3 % · 平均每条指令访存1.2次 · Cache失效开销为32个时钟周期(和上面相同) · 平均CPI(忽略Cache失效)为2 试问多体交叉和增加存储器宽度对提高性能各 有何作用？ 如果当把Cache块大小变为2个字时，失效率 例 5.14 5.6 主 存 降为2%；块大小变为4个字时，失效率降为1%。 根据5.6.2小节中给出的访问时间，求在采用 2路、4路多体交叉存取以及将存储器和总线宽 度增加一倍时，性能分别提高多少？ 解： 在改变前的机器中，Cache块大小为一个字，其CPI为 2＋(1.2×3%×32)＝3.15 当将块大小增加为2个字时，在下面三种情况下的CPI分别为： 5.6 主 存 32位总线和存储器，不采用多体交叉：  2＋(1.2×2%×2×32)＝3.54 32位总线和存储器，采用多体交叉： 2＋(1.2×2%×(4＋24＋8))＝2.86 性能提高了10% 64位总线和存储器，不采用多体交叉：  2＋(1.2×2%×1×32)＝2.77 性能提高了14% 如果将块大小增加到4个字节，则： 32位总线和存储器，不采用多体交叉：  2＋(1.2×1%×4×32)＝3.54 5.6 主 存 ◆ 存储体的数目 体的数目≥访问体中一个字所需的时钟周期 32位总线和存储器，采用多体交叉：  2＋(1.2×1%×(4＋24＋16)) ＝2.53 性能提高了25% 64位总线和存储器，不采用多体交叉：  2＋(1.2×1%×2×32)＝ 2.77 性能提高了14% 3. 独立存储体 设置多个存储控制器，使多个体能独立操 作，以便能同时进行多个独立的访存。 5.6 主 存 ◆ 每个体有独立的地址线 (动画演示) ◆ 非阻塞Cache与多体结构 ◆ 体和超体 将存