电子钟课程设计----数字电子钟的设计.doc

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数字电子技术课程设计报告设计题目:数字电子钟的设计一、设计目的:数字电子技术课程设计是在学习完数字电子电路课程之后,按照课程教学的要求,对学生进行综合性训练的一个实践性教学环节。主要目的是培养学生综合运用理论知识能力, 分析问题和解决问题的能力, 以及根据实际要求进行独立设计的能力; 了解数字电子电路的 一般设计方法,初步掌握数字电子线路安装、布线、焊接、调试等基本技能;熟练掌握电子 电路基本元器件的使用方法,训练、提高读图能力;掌握组装、调试方法。二、设计题目及内容 、设计题目:数字电子时钟 2、内容和要求:(1)时间以 24 小时为一个周期;(2)显示时、分、秒;(3)有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间;(4)根据要求阅读数字时钟电路原理图,阅读教材及查找相关资料,叙述工作原理;(5) 画出包含+5 伏的稳压电源在内的原理电路图, 根据原理图画出对应的印刷电路图, 并在图中标出元器件的符号及代码;(6)安装、焊接、连线、调试电路;(7)最后提交调试好的设计作品,撰写并提交实验、调试报告,解答思考题。三、功能及简单工作原理数字电子钟的原理方框图如下图(1)所示。干电路系统由秒信号发生器、 “时、分、秒” 计数器、译码器及显示器、校时电路组成。秒信号产生器是整个系统的时基信号,它直接决 定计时系统的精度,一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器” , “秒计数器”采用 60 进制计数器,每累计 60 秒发现一个“分脉冲”信号,该信号将作为“分计数 器”的时钟脉冲。 “分计数器”也采用 60 进制计数器,每累计 60 分钟,发出一个“时脉冲”信号, 该信号将被送到“时计数器” “时计数器”采用 24 进制计时器,可实现对一天 24 小时的累计。 。 译码显示电路将“时” “分” “秒” 计数器的输出状态由七段显示译码器译码,通过六位 LED 七段显示器显示出来。校时电路是用来对“时” “分” “秒”显示数字进行校对调整的。 本电路由 CD4060、74LS74 产生秒时钟信号;由 CD4518、74LS00 组成 60 进制计数 器;CD4511 为显示译码及驱动电路;与非门组成校时电路。四、主要部分的实现方案 1.秒脉冲电路 由晶振 32768Hz 经 CD4060 分频为 2Hz,再经过74LS74 一次分频,即得 1Hz 标准秒脉 冲,提供给时钟计数脉冲。如图示: 2.时间计数器电路 由 CD4518 计数器和 74LS00 组成时分秒的计数电路。 74LS00 是 4 位二进制同步加计数器,它的设置为多片集成计数器的级联提供方便。它具有 异步清零,同步并行预置数,保和计数的功能。引脚图如下 CD458 计数器为 D 型触发器,具有内部可交换 CP 和 EN 线,用于在时钟上升沿下降 降沿加计数。其引出端排列和功能表分别见图表所示。 CD4518 虽无专用的进位信号,但在脉动模式可将 Q3 连接至下一计数器的 EN 输入端 实现级联,同时后者的 CP 输入保持低电平。CD4518 的波形图如图所示.由图可见,由于单个单元运算是在 CP 上升沿触发,如将低位的 Q3,作为进位信号直 接送至高位计数器的 CP 输入端,将在低位逢 8 时就提供进位信号,如要实现“逢十进一” , 需将 Q3 经过非门送至高位计数器的 CP 输入端,显然烦琐、浪费。经济、简捷、正确的方 案应是保持高位计数器的 CP 输入端为低电平,将低位的 Q3 作为进位信号直接送至高位计 数器的 EN 输入端,用 Q3 级联有利于取得较大满值,计数到满值后随着时钟上跳 Q3 产生 下跳就可引起高位计数器计数。 (1)秒计数器 秒个位的方案应是保持秒十位计数器的 CP 输入端为低电平,将秒个位的 Q3 作为进位 信号直接送至秒十位计数器的 EN 输入端。秒十位计数单元为 6 进制,当 Q3Q2Q1Q0 变成 0110 时,通过与非门把它的清零端变成 0,计数器的输出被置零,跳过 0111 到 1111 的状 态, 又从 0000 开始, 如此就是 60 进制。 同时秒十位上的 0110 时, 要把进位信号传输给“分” 个位的计数单元。 CD4518 利用条件反馈清零的方法可实。其中的与非门使用 74LS00 (2)分计数器 分的个位和十位计数单元的状态转换和秒的是一样的, 只是它要把进位信号传输给时的 个位计数单元。 (3)时计数器 当“时”十位的 Q3Q2Q1Q0 为 0000 或 0001 时, “时”的个位计数单元是十进制计数器,当 他的 Q3Q2Q1Q0 到 1010 时,通过与非门使得个位 4518 上的清零端为 0,则计数器的输出 直接置零,从 0000 有开始。当十位的 Q3Q2Q1Q0 为

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