北桥功能讲解课件.pptVIP

學習目的 HADS#：I/O GTL+，Address Strobe:处理器的总线控制者发出此信号表明了一个请求阶段的两个周期中的第一个周期. HBNR#: I/O GTL+，Block Next Request:这个信号用来阻止当前请求的总线控制器发出新的请求,来动态的控制处理器总线的传输. HBPRI#: O GTL+ Priority Agent Bus Request: 在处理器总线上,北桥是唯一的 总线优先权的控制器.它发出此信号来获得地址总线的拥有权.这个信号要比相 应的总线请求有优先权会导致相应的总线拥有者停止发出新的事务直到 HLOCK#有效. HBREQ0#： O GTL+ Bus Request 0:北桥在HCPURST#有效期间,把此信号拉底.处理器在HCPURST#从有效到无效的时候采样此信号.最小的设置时间是4HCLKS,最小的保持时间是2个时钟周期,最大的是20个HCLKS.当保持时间满足要求后,此信号需保持三态. HCPURST# ：O GTL+CPU Reset: 是北桥的一个输出,当RSTIN#有效并且在RSTIN#有效的大约1毫秒后,北桥发出此信号.这个信号使处理器按一个已知的状态开始运作. HDBSY# ： I/O GTL+ Data Bus Busy:数据总线拥有者,使用这个信号,来保证数据总线上的传输命令多于一个周期,此时总线有数据正在处理. HBREQ0#： O GTL+ Bus Request 0:北桥在HCPURST#有效期间,把此信号拉底.处理器在HCPURST#从有效到无效的时候采样此信号.最小的设置时间是4HCLKS,最小的保持时间是2个时钟周期,最大的是20个HCLKS.当保持时间满足要求后,此信号需保持三态. HCPURST# ：O GTL+CPU Reset: 是北桥的一个输出,当RSTIN#有效并且在RSTIN#有效的大约1毫秒后,北桥发出此信号.这个信号使处理器按一个已知的状态开始运作. HDBSY# ： I/O GTL+ Data Bus Busy:数据总线拥有者,使用这个信号,来保证数据总线上的传输命令多于一个周期,此时总线有数据正在处理. HDSTBP[3:0]#/HDSTBN[3:0]# I/O GTL+ Differential Host Data Strobes,非同步源闸门用来以四倍的速度传输HD[63:0]和HDINV[3:0]#信号.这些信号用这种方式命名因为他们的电平高低不敏感.数据在下降沿接收,因此他们是虚不同,而不是实不同. HHIT# I/O GTL+ Hit: 这个信号表明了一个缓冲代理保持了请求总线上的一个未被更改的副本,也可以由目的设备发出相关联的信号HITM#来扩展侦测的窗口. HHITM# I/O GTL+ Hit Modified:这个信号表明了缓冲代理保持了一个请求线上被修改的指令,并假定这个代理器对提供请求线有责任,与HIT#相关联来扩展SNOOP窗口. HLOCK#: Host Lock：直到HLOCK#取消后,所有的处理器总线周期才可以采样到HLOCK#和HADS#.（当HLOCK#由处理器发出时,没有DMI或者PCI EXPRESS GRAPHICS存取到DRAM.） HPCREQ# I GTL+ 2x Precharge Request: 处理器提供给北桥一个提示表明提示相关的内存读请求的DRAM页面.使用专门的“AutoPrecharge”仲裁器,北桥可以预先安排到内存的读取请求.当请求的读取的数据返回后,DRAM可以立即关闭其页面.这可以使后来的处理器请求更快的存取信息到DRAM页面上,因为它不需要在开启恰当的页面前先关闭先前开启的页面.在请求阶段,由请求代理起发起. DDR/DDR2 DRAM Channel A Interface SCLK_A[5:0] O SSTL- 2/1.8 SDRAM Differential Clock: SCLK _Ax和它的补偿SCLK_ Ax#构成了一个不同的时钟对输出.在SCLK _Ax正极和SCLK _Ax#的负极的交界处,来采样到SDRAM的命令和控制信号.每个DIMM3个. SCLK_A[5:0]# O SSTL-2/1.8 SDRAM Complementary Differential Clock: 这些是DDR/DDR2的微补偿时钟信号； SCS_A[3:0]# O SSTL-2/1.8 Chip Select: 在主活跃的阶段,这些信号选择精确的SDRAM部分.在每一个SDRAM队列都有一个芯片选择信号. SMA_A[13:0] O SSTL-2/1.8 Memory