第5章2010 5 17有作业.pptVIP

【例5-13】 具有方向锁存器的双向引脚电路。 本章主要内容为： （1）SR锁存器与触发器，包括三极管组成的SR双稳态电路，或非门和与非门组成的锁存器，电平触发的SR触发器，以及SR锁存器和SR触发器的特性表、特性方程、状态图。 （2）D触发器，包括电平触发的D触发器，边沿触发的维持阻塞结构D触发器，基于CMOS传输门的D触发器，以及D触发器的特性表、特性方程与状态图。 （3）JK触发器，包括主从JK触发器，边沿触发的JK触发器，以及JK触发器的特性表、特性方程与状态图。 （4）T触发器的特性表、特性方程与状态图。 （5）以74LS74和74HC74为例介绍了触发器的电特性，包括极限工作条件、推荐工作条件与静态、开关（交流）特性。 （6）锁存器与触发器电路分析与应用。 作业： 5-1，5-2，5-3，5-5，5-7，5-8，5-10，5-12，5-14，5-15，5-17，5-19，5-21 给定J、K信号时序波形下的脉冲触发的JK触发器时序如图5-28所示 表5-9 脉冲触发的JK触发器的特性表 5.5.2 边沿触发的JK触发器 1．基于时钟边沿检测的边沿触发JK触发器 （1）工作原理 基于时钟边沿检测的JK边沿触发器如图5-29所示。 图中G1、G3两个门组成J端时钟边沿触发电路，G2、G4两个门组成K端时钟边沿触发电路。 图中G1、G3两个门组成J端时钟边沿触发电路，G2、G4两个门组成K端时钟边沿触发电路。 *（2）集成触发器74LS73 （自己看） 图5-31所示的是集成JK触发器74LS73的逻辑电路与逻辑符号图，该触发器就是具有时钟边沿检测电路的下降沿触发JK触发器，其触发电路与图5-30所示的时钟边沿触发电路基本相同（只是增加了两对受触发器输出端控制的与门G3、G4和G5、G6）。 *2．边沿触发的维阻结构JK触发器（自己看） 边沿触发的维阻结构JK触发器如图5-32所示。 图5-33 给定J、K信号时序波形下的边沿触发JK触发器时序图 5.5.3 JK触发器的特性方程与状态图 从前面所述的JK触发器特性表，可以得到图5-34所示的JK触发器次态卡诺图。 由JK触发器的次态卡诺图，可以得到如下的JK触发器特性方程： 5.6 T触发器 使用JK触发器可以很容易组成T触发器。所谓T触发器就是有一个控制信号T，当T信号为1时，触发器在时钟脉冲的作用下不断地翻转，而当T信号为0时，触发器状态保持不变。 （2）T触发器特性方程 由特性表，得到T触发器特性方程如下： 5.7 触发器的电特性（PDF） 使用触发器过程中不仅要掌握其功能特性，还要注重其电气特性。 5.7.1 74LS74的电特性 2．推荐工作条件 3．静态电特性 4．开关特性 5.7.2 74HC74的电特性(见PDF文件） 74HC74是基于CMOS传输门的双D触发器，下面介绍该触发器的电特性。 图5-39 74HC74的交流参数示意图 5.8 锁存器与触发器电路分析 分析步骤： ① 确认锁存器、触发器的类型、动作特点。 ② 写出锁存器、触发器电路输出端的逻辑函数式。 ③ 写出锁存器、触发器输入端（R-S、D、J-K）的逻辑函数式。 ④ 写出触发器异步输入端（SD、RD）的逻辑函数式。 ⑤ 将第③步写出的逻辑函数式代入锁存器、触发器特性方程，得到锁存器、触发器次态函数式。 ⑥ 按照异步输入端（SD、RD）的逻辑函数式确定锁存器、触发器状态。 ⑦ 对于锁存器，按照输入信号的电平变化划分区间，并将锁存器输入信号电平代入锁存器的次态函数式，得到锁存器次态，并画出该区间锁存器输出端的电平。 ⑧ 对于触发器，按照时钟的有效边沿或是有效电平变化划分区间，将触发器时钟有效边沿或是电平时的触发器输入信号电平代入触发器的次态函数式，得到触发器的次态，并画出该区间触发器输出端的电平。 ⑨ 由电路输出端的逻辑函数式，得到电路输出端状态，并画在时序图上。 【例5-3】 图5-40所示的是与非门结构的RS锁存器，试按照 、 信号波形画出Q端和 端的波形。 、 【例5-4】 同步锁存器电路如图5-41（a）所示，试按照图5-41（b）所示的CP、S和R端波形，画出输出Q和 端的波形。 【例5-5】 JK触发器如图5-42（a）所示，试根据图5-42（b）给出的输入端CP、J、K、RD的波形，画出该触发器输出端Q的波形。 【例5-6】 图5-43（a）显示的是一个双D触发器组成的分频电路，试画出在图5-43（b）所示CP脉冲作用下，该电路Q1、Q2和输出端Z的波形。设各个触发器初始状态为0。 5.9 锁存器与触发器的应用 【例5-