(数字电路逻辑设计课件)第十章可编程逻辑器件.ppt

第10章 可编程逻辑器件 10.1 概述 通用型逻辑器件 专用集成电路ASIC（Application Specific Integrated Circuit） 可编程逻辑器件PLD（Programmable Logic Device EDA（Electronic Design Automation）技术 片上可编程系统SOPC（System On a Programmable Chip） 10.2 PLD的发展进程和分类方法 10.2.1 PLD的发展进程 可编程只读存储器 PROM和可编程逻辑阵列PLA； 可编程阵列逻辑PAL； 通用可编程阵列逻辑GAL； 复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA。 10.2.2 PLD的分类方法 1. 依据可编程逻辑器件的集成度分类 2. 依据互连结构分类 确定型——用相同的互连线实现布线 统计型 ——执行相同的功能，却能给出不同的布线模式，一般无法确切地预知线路的延时 4. 依据可编程器件的编程元件分类 熔丝型开关——一次可编程，需要较大的编程电流； 可编程低阻电路元件——多次可编程，需要中等编程电压； EPROM编程元件——需要有石英窗口，紫外线擦除； EEPROM编程元件——可多次编程，电擦除； SRAM编程元件——可在线无限次编程。 10.3 PLD的电路表示方法和基本结构 10.3.2 PLD电路中的与-或阵列 10.4 通用阵列逻辑GAL 10.4.1 GAL的电路结构 一个32×64位的可编程与逻辑阵列，形成64个乘积项 每个乘积项有32个输入，64个乘积项通过8×8个与门输出 有8个输出逻辑宏单元OLMC，每个逻辑宏单元包含一个和与阵列固定连接的或阵列 有10个输入缓冲器、8个三态输出缓冲器和8个反馈/输人缓冲器 10.4.2 GAL16V8的逻辑宏单元OLMC 10.5 复杂可编程逻辑器件（CPLD） 10.5.1 MAX7000系列器件的基本结构 10.5.2 MAX7000系列器件的逻辑宏单元结构 10.6 现场可编程门阵列（FPGA） 10.6.1 FPGA的基本工作原理 采用的是可编程的查找表LUT(Look Up Table)结构，一个LUT就是一个逻辑函数发生器，是FPGA中可编程的最小逻辑单元。 大多数的FPGA都采用静态随机存储器SRAM来构成逻辑函数发生器。一个N输入查找表可以实现任意N输入变量的组合逻辑函数。 利用N输入查找表实现输入多于N的逻辑函数时，必须使用几个N输入查找表实现。 10.6.2 FLEX10K系列器件的基本结构 本章小结 GAL采用E2CMOS制作工艺和可编程与阵列、固定或阵列两级阵列结构，并且在器件内配置了输出逻辑宏单元。 CPLD采用E2CMOS集成工艺和各种分区阵列结构构成大规模、高密度可编程逻辑器件。 FPGA是除CPLD外的另一大类高密度PLD可编程逻辑器件。它采用SRAM制造工艺具有在线可编程的能力，现在已成为热门的ASIC产品。 * 3. 依据可编程特性分类 一次可编程——PROM、PAL和熔丝型FPGA 重复可编程 ——紫外线擦除的产品的编程次数一般在几十次的量级，采用电擦除方式的产品的编程的次数稍多些，采用E2CMOS工艺的产品，擦写次数可达上千次，而采用SRAM(静态随机存取存储器)结构，则被认为可实现无限次的编程。 10.3.1 PLD电路的表示方法 可组态 固定 可编程 GAL 固定 固定 可编程 PAL 固定 可编程 可编程 PLA 固定 可编程 固定 PROM 输出电路 或阵列 与阵列 器件名 1脚接CP，11脚接 地电平有效 高电平有效 寄存器输出 0 1 0 0 1 1 0 0 1脚接CP，11脚接 ，至少有另一个OLMC为寄存器输出模式 地电平有效 高电平有效 时序电路中 的组合输出 0 1 1 1 1 1 0 0 1和11脚为数据输入 第一乘积项作为三态门选通信号 地电平有效 高电平有效 选通组合输出 0 1 1 1 1 1 1 1 1和11脚为数据输入 三态门总是选通 地电平有效 高电平有效 专用组合输出 0 1 0 0 0 0 1 1 1和11脚为数据输入 三态门禁止 — 专用输入模式 × 1 0 1 备注 输出极性 工作模式 XOR(n) AC1(n) ACO SYN OLMC的5种工作模式 * * *