(数字电路逻辑设计课件)第五章触发器.ppt

第五章 触发器 5.1 概 述 数字系统中，能够存储一位二进制数字信号的基本单元电路统称为触发器。 为了实现触发器记忆一位二进制数字信号的功能，对一个触发器起码有以下的技术要求： 首先，触发器应具有两个稳定状态，用来记忆二进制数字信号的“0”和“1”。 其次，触发器能根据不同的输入激励信号，分别被置成“0”或“1”的稳定状态。 5.2 基本RS触发器 1. 用与非门组成的基本RS触发器 （1）.电路结构: （2）. 工作原理分析 （1）触发器没有有效输入信号； （2）触发器有效输入信号为置位信号； （3）触发器有效输入信号为复位信号（置零信号）； （4）触发器两输入端置位信号、复位信号同时均有效。 （3）. 基本RS特性表、特性方程、状态转换图 基本RS触发器特性方程 基本RS触发器状态转换图 2 . 用或非门组成的基本RS触发器 这种触发器的触发信号是高电平有效，因此在逻辑符号的输入端处没有小圆圈。 基本触发器的特点总结 （1）有两个互补的输出端，有两个稳定的状态。 （2）有复位（Q=0）、置位（Q=1）、保持原状态三种功能。 （3）R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。 （4）由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间，即“一触即发”。 （5）可以用特性表、特性方程、状态转换图等方式来描述和分析基本触发器及由触发器构成的时序电路。 5.3 同步RS触发器和D触发器 在基本RS触发器基础上，增加两个控制门和一个同步控制信号（也称为时钟信号），便构成了同步RS触发器，见图5.7所示。 1．同步RS触发器的电路结构 2．同步RS触发器的逻辑功能 同步触发器存在的问题——空翻 3．D锁存器 4．D触发器的逻辑功能 5.4 主从JK触发器 主从JK触发器主体是由两个反相的时钟控制的基本RS触发器串联而，如图5.9所示。主从JK触发器的两个输出端Q、分别反馈到G9、G8的输入端，从而避免了G9、G8两个门的输入端J、K全为1时，G9、G8输出也全为1的情况出现，解决了触发器使用中的输入端取值的约束问题。 2. 主从JK触发器工作原理 （1）当CP=1（ =0）时，从触发器的门G3 、G4被 关闭，从触发器输出Q保持状态不变。主触发器状态转换满足以下特性方程： （2）当CP由高电平变为低电平的瞬间，主触发器门G8、G9被CP关闭，关闭之后主触发器状态Q主 保持状态不变。从触发器状态转换满足以下特性方程： 3．逻辑功能 (1）功能表： （3）状态转换图 （4）驱动表 例1 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。 4.主从JK触发器防止“空翻”问题的工作原理 设在CP脉冲一个周期之内，CP脉冲前半周期电平为高，后半周期电平为低。主从结构JK触发器的状态转换只能用以下特性方程组表示。由此特性方程组可以得出主触发器状态与输入J、K之间的关系，见下表。 从表5.5可见，在CP=1期间不管J、K输入信号怎样变化，主触发器的状态，最多只能发生一次变化，因而防止了空翻。 5．主从JK触发器存在的问题——一次翻转现象 例2 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。 解：画出输出波形如图示。 5.5 边沿触发型触发器 为了解决主从JK触发器的一次变化问题，利用传输延时的边沿触发型触发器被提出来了。边沿触发型JK触发器的电路结构及逻辑符号如图5.11所示，图中采用与或非门交叉连接构成基本RS触发器，门G7、G8起触发引导作用，下降沿到来时触发器状态转换 。 边沿触发型触发器工作原理 边沿触发型触发器工作时序图 带异步输入端下降沿触发的JK触发器的使用 5.6 维持-阻塞结构D触发器 维持阻塞结构D触发器工作原理 D触发器的状态转换图： D触发器的驱动表： 例3 已知维持—阻塞D触发器的输入波形，画出输出波形图。 解：在波形图时，应注意以下两点： （1）触发器的触发翻转发生在CP的上升沿。 （2）判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。 根据D触发器的功能表，可画出输出端Q的波形图。 （3）触发器的直异步0和置1端 RD——异步置0端，低电平有效；SD——异步置1端；低电平有效。 维持-阻塞D触发器异步输入端的使用时的工作波形 5.7 C