设计系统软件时运用VHDL语言,可将系统分为频率计、分频.docVIP

设计系统软件时运用ＶＨＤＬ语言，可将系统分为频率计、分频器、相位计数器３个子模块，现对其分别进行描述： (１)频率计 ｌｉｂｒａｒｙ ｉｅｅｅ; ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ; ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ； ｅｎｔｉｔｙ ｆｃｏｕｎｔｅｒ ｉｓ ｐｏｒｔ(ｓｉｇ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－输入信号 ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－０．５Ｈｚ的闸门信号，可由晶振分频得到 ｃｏｕｎｔｅｒ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０)); －－计数输出 ｅｎｄ; ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｃｏｕｎｔｅｒ ｉｓ ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０); ｂｅｇｉｎ Ｐ１:ｐｒｏｃｅｓｓ(ｓｉｇ) ｂｅｇｉｎ ｉｆ ｓｉｇ＇ｅｖｅｎｔ ａｎｄ ｓｉｇ＝‘１’ｔｈｅｎ ｉｆ ｃｌｋ＝‘１’ ｔｈｅｎ ｔｅｍｐ＜＝ｔｅｍｐ＋１; －－在闸门的高电平时段计数 ｅｌｓｅ ｔｅｍｐ＜＝“００００００００００００００００００００”　 －－在闸门的低电平时段清零 ｅｎｄ ｉｆ; ｅｎｄ ｉｆ; ｅｎｄ ｐｒｏｃｅｓｓ Ｐ１; Ｐ２ｐｒｏｃｅｓｓ(ｃｌｋ) ｂｅｇｉｎ ｉｆ ｃｌｋ′ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′ ｔｈｅｎ ｃｏｕｎｔｅｒ＜＝ｔｅｍｐ;在闸门的下降沿将数据读出 ｅｎｄ ｉｆ; ｅｎｄ ｐｒｏｃｅｓｓ Ｐ２; ｅｎｄ; 由于闸门采用的是０．５Ｈｚ的方波，因此输出数值即为频率值。 (２) 分频模块 通过此模块可对频率计得到的频率进行分频，也可在异或后再分频得到频率为０．５Ｈｚ的矩形波。 ｌｉｂｒａｒｙ ｉｅｅｅ; ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ; ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ; ｅｎｔｉｔｙ ｆｅｎ ｉｓ ｐｏｒｔ(ｑｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);－－连接频率计输出的频率值 ｑｏｕｔ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ); ｅｎｄ; ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｅｎ ｉｓ ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０); ｓｉｇｎａｌ ａ:ｓｔｄ_ｌｏｇｉｃ; ｂｅｇｉｎ ｐｒｏｃｅｓｓ(ｔｅｍｐ) ｂｅｇｉｎ ｉｆ ｔｅｍｐ＜ｑｉｎ ｔｈｅｎ ｔｅｍｐ＜＝ｔｅｍｐ＋１; ｅｌｓｅ ｔｅｍｐ＜＝“００００００００００００００００００００”; ａ＜＝ｎｏｔ ａ; ｅｎｄ ｉｆ; ｑｏｕｔ＜＝ａ; 　－－进行２ｆ倍分频 ｅｎｄ ｐｒｏｃｅｓｓ; ｅｎｄ; ３相位测量 该模块将分频模块得到的信号作为闸门，然后利用外部晶振进行计数，其设计原理与频率计相同。由于相异或的一个周期对应输入的两路方波信号的半个周期（１８０°），而且只能测量到最大１８０°的相位差，因此还须判断超前或滞后，才能测量出大于１８０°的相位差，具体程序如下： ｌｉｂｒａｒｙ ｉｅｅｅ; ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ; ｅｎｔｉｔｙ ｐｒｅ_ｌａｇ ｉｓ ｐｏｒｔ(ｓ１,ｓ２:ｉｎ ｓｔｄ_ ｏｇｉｃ;　 －－两输入信号 ｐｒｅ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);　 －－判断结果输出 ｅｎｄ; ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｐｒｅ_ｌａｇ ｉｓ ｂｅｇｉｎ ｌａｇ:ｐｒｏｃｅｓｓ(ｓ１) ｂｅｇｉｎ ｉｆ ｓ１′ｅｖｅｎｔ ａｎｄ ｓ１＝′１′ ｔｈｅｎ ｉｆ ｓ２＝′０′ｔｈｅｎ ｐｒｅ＜＝′１′;　－－若ｓ１超前ｓ２,输出为 ′１′，否则输出′０′; ｅｌｓｅ ｐｒｅ＜＝′０′; ｅｎｄ ｉｆ; ｅｎｄ ｉｆ; ｅｎｄ ｐｒｏｃｅｓｓ ｌａｇ; ｅｎｄ; (４) 模块的组合 HYPERLINK /Technic/technic/2007/3/info/images/iie/200404/7c.gif 图3??? 在Ｍａｘ＋ＰｌｕｓＩＩ中，采用原理图输入方式可将上述各模块组合成一个软件系统，然后将其综合下载到ＣＰＬＤ即可完成相位测量仪的设计，其具体设计图见图３所示。 图３中， Ａ、Ｂ为输入信号ａ、ｂ经过整形得到的方波信号。Ｆｃｏｕｎｔｅｒ为频率计模块，Ｆｅｎ为分频器，Ｐｈａｓｅｃｏｕｎｔｅｒ为相位测量计数器，Ｐｒｅ－ｌａｇ为超前滞后判断模块。