静态时序分析(Static[1].pdfVIP

静态时序分析（Static Timing Analysis）基础与应用 前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片 （SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人 员不得不面临之重大课题。静态时序分析（Static Timing Analysis简称STA） 经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保 IC品质之课题，提供一个不错的解决方案。然而，对于许多IC设计者而言，STA 是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式，对STA 的基础概念及其在IC设计流程中的应用做详尽的介绍。 什么是 STA？ STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电 路分析其是否违反设计者给定的时序限制（Timing Constraint）。以分析的方 式区分，可分为Path-Based及Block-Based两种。 先来看看Path-Based这种分析方式。如图一所示，讯号从A点及B点输入， 经由4个逻辑闸组成的电路到达输出Y 点。套用的Timing Model标示在各逻辑 闸上，对于所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的 Timing Constraint为： 1. 讯号A到达电路输入端的时间点为2（AT=2，AT为Arrival Time）。 2. 讯号B到达电路输入端的时间点为5（AT=5）。 3. 讯号必须在时间点10之前到达输出端Y（RT=10，RT为Required Time）。 现在我们针对 P1 及 P2 两条路径（Path）来做分析。P1 的起始点为 A，讯号 到达时间点为2。经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以 讯号到达此闸输出的时间点为4（2+2）。依此类推，讯号经由P1到达输出Y的 时间点为 7（2+2+3）。在和上述第三项 Timing Constraint 比对之后，我们可 以得知对P1这个路径而言，时序（Timing）是满足使用者要求的。 按照同样的方式可以得到讯号经由路径 B 到达输出 Y 的时间点为 11 （5+1+3+2），照样和上述第三项Timing Constraint比对，我们可以得知对P2 这个路径而言，Timing是不满足使用者要求的。 对图一的设计而言，总共有 6 个讯号路径。对于采用 Path-Based 分析方式 的 STA 软体来说，它会对这 6 个讯号路径作逐一的分析，然后记录下结果。IC 设计者藉由检视其分析报告的方式来判断所设计的电路是否符合给定的 Timing Constraint。由于最常用来做静态时序分析验证核可（STA Signoff）的 EDA 软 体 PrimeTime?采用 Path-Based 的分析方式，所以本文将以 Path-Based 的分析 方式介绍为主。 再来看看Block-Based的分析方式。此时时序资讯（Timing Information） 的储存不再是以路径为单位，而是以电路节点（Node）为单位。由 Timing Constraint 我们仅能得知 A 节点的 AT 为 2，B 节点的 AT 为 5 以及 Y 节点的 RT 为10。Block-Based的分析方式会找出每个节点的AT和 RT，然后比对这两个数 值。当RT的值大于AT时表示讯号比Timing Constrain中要求的时间还早到达， 如此则Timing是满足的，反之则不满足。 STA 资料准备 在做STA之前，我们必须对其准备工作有充分的了解。STA所需的资料