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基于CPLD字符叠加器设计 　　摘要：本文介绍了一种基于CPLD的字符叠加器，该叠加器以CPLD为核心，能够提高系统设计的灵活性和集成度，并辅以微控制器作为控制，有效实现了字符信息和视频信号的叠加。文中详细给出了硬件设计逻辑及软件控制流程，该叠加器适用于视频监控等领域。 　　关键词：CPLD；字符叠加；微控制器；视频监控 　　 　　在船舶交管和楼宇保安等视频监控中，为了快速判断某图像来自何时何处，通常会在图像上叠加时间地点信息，这些信息一般是若干个字符。完成此功能的字符叠加器一般采用分立的集成电路或专用OSD芯片来实现。本文提出一种基于CPLD的简易字符叠加器，具有成本低、抗干扰性能好等特点，适用于视频监控。由于采用了CPLD器件，增强了系统集成度和设计灵活性。 　　 　　系统组成及基本原理 　　 　　 　　这种字符叠加器的系统方框图如图1所示。图中CPLD采用ispLSll016，完成地址生成、总线切换、并串转换、地址锁存等核心功能。外围器件还包括微控制器、显示缓存RAM、以及RS-232串口电平转换芯片等。 　　其中，字符时钟提供CPLD固定的时钟信号，以保证CPLD在一定的时序下正常工作，并产生视频叠加所需的各种信号。微控制器采用AT89C52，其在场同步脉冲的外中断触发下，在视频信号回扫消隐期间，接收上位PC机通过串口下传的字符信息，写入显示RAM中。也可根据上位PC机的指令将固化在其内部FLASH ROM中的点阵字符信息直接写入显示RAM中。场、行同步脉冲是字符显示的基准，所以输入的视频信号先经同步分离电路分离出场、行同步脉冲。视频同步分离器采用LMl881，该芯片能够分离出PAL、NTSc、sECAM制式视频信号中的复合同步信号、场同步信号、消隐信号、奇偶场信号。此芯片也适用于非标准的视频信号。视频切换是将两路视频信号合成为一路视频信号，若对于数字信号可采用数据选择器，但对于模拟信号来说，只能采用模拟开关，其原理如图2所示。当没有字符控制信号的时候，将视频输入X0和输出x短路，即视频信号直通，若此时字符控制信号输入端有字符信号时，则将输出端x与可调节的固定电平x1相连。本设计中采用的是CD4066，显示缓存RAM采用普通的8位RAM。RS-232串口电平转换采用 　　 　　 　　CPLD芯片的内部逻辑设计 　　 　　CPLD内部电路主要由定时、并串转换、地址总线切换以及地址锁存等组成。 　　 　　定时部分 　　该部分由八分频器、行计数器、列计数器以及消隐处理单元组成。 　　由于CPLD器件内部未内置时钟振荡器，所以其主振信号采用外部已经整形的脉冲信号。此设计中采用了带驱动的方形石英振荡器。通过计算，点时钟脉冲应该为8MHz左右。 　　将外部产生的时钟脉冲作为最高点脉冲。由于RAM的数据总线宽度是8位，这里将点脉冲进行8分频，得到字符脉冲，完成此功能的是一个3位同步计数器。然后再对字符时钟进行6位二进制计数，即列计数，由此可以知道一行横向最多可以显示64个英文字母或者32个汉字(受到CPLD容量和显示RAM空间的限制)，完成此功能的是一个6位同步计数器。以上两个计数器的清零端接外部的行同步脉冲的反相信号。当行同步信号到来的时候，扫描进入回扫期，这时两个计数器都清零并不再计数，直到行同步信号消失。6位同步计数器计满需要52μs，正好与我国电视标准扫描正程时间相等。对其用外部行同步信号清零，则可以保证产生的字符信号与外部视频信号保持同步。此外，再用一个9位同步计数器来完成对行同步脉冲的计数，并用视频信号的场同步脉冲反相信号对其清零，该行同步计数器取值应小于312。最后，将行计数器和列计数器的输出依次接在显示RAM地址线上，建立起扫描时刻和显示RAM单元的联系，即显示RAM成了屏幕显示的映象。当扫描线扫到某固定位置，同时读出显示RAM相应单元的数据，这样就可以在屏幕上任意位置显示字符。 　　 　　并串转换部分 　　该部分由并串转换单元和字符输出单元组成。 　　因为显示RAM的数据宽度是并行8位，所以为了视频叠加需要把它转换成串行的视频数据流，即需要一个并串转换电路。本文电路由一个带置数端的8位移位寄存器构成。当8分频的字符时钟到来时，将数据总线上显示RAM送出的8位字符数据存入寄存器，随后用点脉冲将数据逐一移出。为了保证在扫描回程中没有视频信号出现，字符输出单元将串行的视频数据流和行同步、场同步以及地址切换信号相与后再输出字符信息。 　　 　　地址总线切换部分 　　由于并串转换部分需要不断从显示RAM中读取数据，以便转换成相应的视频数据流，同时微控制器也需通过随时修改显示RAM中的内容以达到改变屏幕显示的目的，显示RAM需要能够处理两条总线上的内容。为了使只有一条数据