实验四 数字秒表的设计.pptVIP

* 本部分实验内容为新内容，操作步骤较多，为保证实验项目进行完毕，请同学们务必提前做好预习准备 通过本次实验，引导学生以硬件描述语言的手段设计数字逻辑电路； 掌握在QuartusII软件下VHDL语言输入的设计流程； 理解数字秒表的工作原理，学会在QuartusII下通过VHDL语言描述数字秒表的设计方法； 掌握可编程逻辑器件（PLD）的基本开发流程。 * 一、实验目的 二、实验设备 计算机，可编程逻辑器件实验板 可编程逻辑器件（Programmable Logic Devices），发展于20世纪70年代，属半定制集成电路； 使用PLD器件，借助EDA设计方法，可以方便、快速地构建数字系统； 任何组合逻辑电路都可以用“与门-或门”二级电路实现； 任何时序逻辑电路都可以由组合逻辑电路加上存储元件（触发器、锁存器构成）； 人们由此提出乘积项可编程电路结构，原理结构如下： * 三、PLD器件简述 可编程逻辑器件选用Altera公司新一代FPGA器件：CycloneII系列的EP2C 35F484C8； 开发板通过USB Blaster将PC机USB接口与核心板JTAG接口相连，下载目标文件。 * 实验设备---FPGA开发板简介 * 电源指示灯 电源开关 独立按键，按下为低电平，弹起为高电平 LED指示部分 FPGA开发板结构简介 JTAG下载接口 共阴数码管显示部分 要求：用VHDL语言设计数字秒表； 计时单位：1秒；(即每秒计时1次) 计时范围：0~9秒； 显示方式：使用FPGA开发板上的数码管进行显示； 用逻辑电路控制任意数码管，在脉冲信号CP的作用下，显示计秒数值； * 四、数字秒表的要求 CP由实验板上的50MHz有源晶振产生；从PLD器件的专用时钟引脚L1输入到器件内部（在QuartusII下进行引脚锁定）， 为计数器提供时钟信号； 由于实验板上所带的连续脉冲CP的频率为50MHz；因此，需要为秒表的计数器设计分频器，将50MHz的连续脉冲分频，得到秒脉冲； 再由秒脉冲作为秒表计数器的计数时钟。 本质上就是用VHDL语言描述模值为50，000，000的计数器。 * 1、分频器设计（用VHDL语言描述） 四、实验任务 0-9秒表实际上就是一个10进制计数器。 方法1： 采用VHDL分别描述10进制计数器，当计数值为9时，若再来一个时钟脉冲，计数器回到初值0重新计数 * 2、计数器设计（用VHDL语言描述） 计数器产生的BCD数，若要采用数码管显示，还需要设计4-7线译码器。 实验板上带有2个4联共阴数码管,共8位,其公共端低电平有效,通过一片74LS138进行位选控制. * 3、4-7线译码器设计（用VHDL语言描述） （1）可采用多进程描述的方法，分频器为一个进程，计数器写入另一个进程。将分频器进程中的秒脉冲输出定义为signal，作为计数器进程的敏感信号，驱动计数器进行计数； （2）可采用原理图符号化连接的方法，将分频器和计数器所生成的元件符号在原理图中进行连接，完成顶层次设计。 * 4、各模块的接口 50MHz 1Hz 此处的秒表计数器就是10进制计数器 秒脉冲分频器的VHDL描述 ０～９秒表计数器及４－７线译码器的VHDL描述 1. 通过QuartusII建立一个新项目； 2. 建立项目时选CycloneII系列（family）的目标器件（devices）EP2C35F484C8 3. 新建VHDL设计文件，编写VHDL程序，设计分频器、计数器及译码器，并编译通过； 4. 对设计进行引脚锁定，再次编译； 5.连接实验板下载线，将编译所生成的*.sof目标文件下载到FPGA芯片中； 6. 观察运行结果，如不正确，检查设计，调整后重新编译后再次下载后观察，直至结果正确。 * 五、实验步骤 建立工程； 根据前面的示例编写ＶＨＤＬ程序； 确认无错后执行全程编译； 建立波形仿真文件，进行时序仿真，观察仿真结果 * １、建立工程并编写ＶＨＤＬ程序 引脚锁定以实际的实验系统选用的芯片为准 引脚锁定方法： 在菜单下依次选择Assignments/Pin 双击编辑窗口对应引脚的Location，根据端口名选择引脚号 2、引脚锁定 Led（左起） DP G F E D C B A PLD 引脚 Pin_G6 PinH3 pin9H5 Pin J4 pinH4 pinJ7 Pin J5 Pin N3 * 现在将秒表的8个译码输出端所需引脚锁定到实验板对应的数码管段码端上。 1、 2*4联共阴数码管的8个公共发光段与FPGA器件引脚的连接 2、数字秒表的脉冲CP通过核心板板上的50MHz连续脉冲分频得到，锁定到Pin_L1。 3、2*4联数码管位选端低电平有效，通过74HC138选择 其锁定关系为（此处可以不锁定，默