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基于CPLD简易数字频率计设计 　　摘 要：CPLD器件的出现给现代电子设计带来了极大的方便和灵活性，使复杂的数字电子系统设计变为芯片级设计，同时还可以很方便地对设计进行在线修改。首先介绍了频率计的测频原理，然后利用CPLD芯片进行测频计数，从而实现了简易数字频率计的设计。此频率计的设计采用基于VHDL的“Top-Down”(自上而下)的设计方法，从系统总体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的整体设计。所设计的电路在GW48系列SoPC/EDA实验箱上通过硬件仿真，下载到目标器件上运行，能够满足实际测量频率的要求。 　　关键词：CPLD; VHDL; 频率计; 设计 　　中图分类号： 　　TN409-34 　　文献标识码：A 　　文章编号：1004-373X(2011)19 　　-0183 　　-04 　　Design of Simple Digital Frequency Meter Based on CPLD 　　ZHANG Yang 　　(Chongqing Three Gorges Normal University, Chongqing 404000, China) 　　Abstract： The component of CPLD provided enormous convenience and flexibility for the modern electronic design, which changed the complicated digital electronic system design into chip design and performed the online modification for the design conveniently. The frequency measurement principle of the frequency meter is introduced, the method of using CPLD to count the frequency of the signal for completing the design of the simple digital frequency meter is proposed. The frequency meter used the VHDL-based Top-Down design method, set out the total requirement of system, refined the design content by Top-Down method and achieved the design of hardware finally. The designed circuit was simulated, programmed on the aim device and ran on series SoPC /EDA experiment chest. The design can meet the requirement of the practical frequency measurement. 　　Keywords： CPLD; VHDL; frequency meter; design 　　收稿日期：2011-04-11 　　0 引 言 　　目前已经有不少文献分别从不同的角度对此问题进行了讨论和研究。有基于FPGA实现的，FPGA的保密性差，它的分段式布线结构决定了其延迟的不可预测性，它的编程信息需存放在外部存储器上,使用方法复杂；也有用标准逻辑器件实现的，用标准逻辑器件使系统布线复杂、体积功耗大、可靠性差、设计周期长，交流和修改不方便。该频率计采用先进的EDA技术及自上而下的设计，使用CPLD芯片，CPLD具有连续连接结构，易于预测延时，使电路仿真更加准确，且编程方便、速度快、集成度高、价格低，从而使系统研制周期大大缩短，产品的性能价格比提高。本频率计采用流行的VHDL语言编程，并在设计平台实现了全部编程设计。该数字频率计的设计及实现具有良好的应用价值和推广前景。下面对该频率计的软硬件设计进行详细论述。 　　1 测频原理 　　1.1 频率的定义 　　频率定义为在单位时间内,记录被测信号的变化周期数(或脉冲个数)。若记录被测信号的的变化周期数(或脉冲个数)为Nx，则被测频率Fx的数值为Nx,单位为：Hz。 　　1.2 基本性能指标 　　测频范围为：1 Hz~1 MHz; 　　测频精度：相对误差为1 Hz。 　　1.3 频率计的功能分析 　　由于数字频率计是一个需对数字信号进行测量和显示的系统