片上外围电路.pptx

主要内容 通用输入输出 定时器 时钟产生逻辑 多通道缓冲串行口 McBSP DMA HPI 外部总线 小结 通用输入输出 跳转控制输入脚 BIO 监测外部接口器件的状态 可作为中断信号的一种替代不会导致程序被打断 XC指令是在流水线的译码阶段检测BIO状态 其它的条件指令(如BC、CC和RC等)是在流 水线的读阶段检测BIO状态 举例：XC 2，BIOBIO为低，执行后面一条双字或2条单字指令 通用输入输出(续) 外部标志输出脚 XF XF的状态由状态寄存器ST1中的XF位置控制 复位时XF管脚输出高电平 SSBX和RSBX指令取指与XF生效的时间关系 定时器 定时器软件可编程5402两个、5416一个 CPU时钟信号输入 16位分频及4位预分频 由TIM、PRD、TCR三个寄存器控制 定时器0地址 定时器1地址 寄存器 说明 0x0024 0x0030 TIM 定时器寄存器 0x00250x0031PRD定时器周期寄存器0x0026 0x0032 TCR 定时器控制寄存器 定时器（续） 定时器寄存器TIM由PRD加载计数值并递减计数 定时器周期寄存器PRD对TIM重新加载计数值 定时控制寄存器TCR 设置定时器控制及状态位 15-12 11 10 9-6 5 4 3-0 保留SoftFree PSCTRBTSS TDDR 定时器(续) 定时器的结构框图 定时器(续) 定时中断速率计算公式tc(C)是CPU时钟CLKOUT的周期 定时器初始化 将TCR中的TSS置1，停止定时器工作 设定PRD的数值 设定TDDR的数值，并且启动定时器：将TSS 清0和将TRB置1 时钟产生逻辑 结构 内部振荡电路 锁相环(PLL)电路 参考时钟源 两种时钟源 选用外接晶振 外接晶振与DSP的X1和X2/CLKIN引脚连接 通过CLKMD引脚选择使用内部振荡电路 直接使用外部时钟 从X2/CLKIN直接接入 PLL的状态设置 硬件设置方法(复位后时钟工作模式)(‘C5402)CLKMD1CLKMD2CLKMD3CLKMD复位值类 型 20000xE007PLL×150010x9007PLL×100100x4007PLL×51000x1007PLL×21100xF007PLL×11110x00002分频（禁止PLL）1010xF0004分频（禁止PLL）011-停止模式 PLL的状态设置(续) 软件设置方法 PLL模式：输入时钟经过了倍频处理，获得原来的 0.25至15倍间的一个频率。 分频模式：输入时钟2分频或4分频，此时包括PLL 在内的模拟电路全部关闭以降低功耗。 CLKMD字段 2 15-12 1110-3 1 0PLLCOUNT PLLON/OFFPLLSTATUS PLLMUL PLLDIV PLLNDIV PLL系数PLLNDIVPLLDIVPLLMUL倍 数0×0～140.50×150.25100～14PLLMUL＋110151110或偶数（PLLMUL＋1）?211奇数PLLMUL?4 PLLCOUNT 针对PLL模式下，在频率锁定的过程中PLL不能给 DSP提供稳定时钟。 使用PLLCOUNT将PLL延迟一段时间后再输出时钟。 PLLCOUNT计算公式： PLLCOUNT最大锁定时间为255×16个输入时钟周期 由DIV(分频)模式切换到PLL模式时，启动PLLCOUNT。 在锁定过程中，时钟发生器仍然工作在DIV模式。 从PLL模式切换到DIV模式时，不需要PLLCOUNT延时。 多通道缓冲串行口 McBSP 主要特点 全双工通信能力（最大速率1/2CPU clock） 双缓冲发送和三缓冲接收数据寄存器，以实现连续的数据流收发 接收和发送具有独立的帧同步信号和移位时钟 支持与工业标准编解码器、串口A/D和D/A转换器以及SPI设备的无缝连接 多通道缓冲串行口 McBSP（续） 主要特点（续） 移位时钟可由外部提供，也可由内部编程产生 支持多达128个通道的接收和发送 支持宽度为8、12、16、24和32位比特数据的收发 具有m律与A律数据压扩功能 8比特数据传输可选择低位在前或高位在前 帧同步信号和数据移位时钟的极性、速率可编程。 对CPU产生收发中断或对DMA控制器发送事件 多通道缓冲串行口 McBSP（续） 通常和DMA一起工作 输入/输出缓冲 串口设备 EF01Data DMAMcBSPE23AClockFrame SyncD6C5内部/外部存储器 多通道缓冲串行口 McBSP（续）DMA和McBSP音频系统（例） 多通道缓冲串行口 McBSP（续） Ping-Pong Buffer(1/4) 多通道缓冲串