实验五计时器及倒计时的系统设计.docxVIP

桂林电子科技大学 实验报告 2015-2016学年第二学期 开 课 单 位 海洋信息工程学院 适用年级、专业 13级电子信息工程 课 程 名 称 EDA技术与应用 主 讲 教 师 覃琴 实 验 名 称 计时器和倒计时器系统设计 学 号 1316030515 姓 名 魏春梅 实验五 计时器和倒计时的系统设计 实验目的 掌握用Verilog HDL文本输入法设计计时电路的方法，并听歌电路仿真和硬件验证，进一步了解计时器的功能和特性。 掌握用Verilog HDL文本输入法设计倒计时电路的方法，并听歌电路仿真和硬件验证，进一步了解倒计时器的功能和特性。 实验原理 计时器 24小时计时器的电路框图如图8.1所示。 24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入CLK为1Hz（s）的时钟，经过60进制加计数后产生1分钟的进位时钟信号，在进过60进制加计数后产生1小时的进位时钟信号送给24进制加计数器进行加计数，当加计数达到23:59:59后，再来一个秒脉冲，产生时的进位