实验1EDA工具的使用.docVIP

实验1 EDA工具的使用 一、实验目的 通过使用Verilog HDL语言创建一个简笮的数字电路来了解Xilinx Vivado软 件的使用方法，掌握其设计流程。一个典型的设计流程包拈（如图1所示）：模 型创建、添加用户约束文件、创建一个Vivado工程、输入所创建的电路模型、 对用户约束文件添加约束、行为仿真、设计综合、设计实现、生成下载文件，最 后?是将下载文件下载到硬件平台上进行实际验证。 Attain Timing C losu re N Timing Simulation Generate BIT File k Configure FPGA 图1设计流程图 二、 实验内容 创建一个Vivad工程，对设计源文件进行分析； 使用XSim仿真器对设计进行仿真； 设计综合； 设计实现； 进行吋序仿真； 生成下载文件。 三、 实验步骤 使用现成的设计文件针对XC7A100TCSG324C-1器件完成整个设计流程。电 路如图2所示，部分输入通过逻辑处理后送到输出。具体操作步骤如下: 33VwvwvSW5 , V7W6^{—vwvwSW7 V5?vwXC7A100TCSG324C-1■^-2-e-^V\Az_R8T6T8V915T4U7U6LDOLD2-VWnAAArA/\Ar^ID3AMr- 33V wv wv SW5 , V7 W6^{—vw vw SW7 V5 ?vw XC7A100TCSG324C-1 ■^-2-e-^V\Az_ R8 T6 T8 V9 15 T4 U7 U6 LDO LD2 -VWn AAAr A/\Ar^ ID3 AMr- WV- W\r- WV^ 图2整个电路图 3.1用IDE创建一个Vivado工程 1. Open Vivado by selecting Start All Programs Xilinx Design Tools Vivado 2014.2 Vivado 2014.2 Click Create New Project to start the wizard. You will see Create A New Vivado Project dialog box. Click Next. Click the Browse button of the Project location field of the New Project form， browse to, for example d:\Labl_source，and click Select. Enter tutorial in the Project name field. Make sure that the Create Project Subdirectory box is checked. Click Next. Project NameEnter a name for your project and specify a drectnry where the project data files will be storedProject name:|tutor?al| Project Name Enter a name for your project and specify a drectnry where the project data files will be stored Project name: |tutor?al| Project location: |C:/xup/digital| f71 Create project subdrectory Project will be created at: C:/xup/digital/tutoriaI BackNext FinishCancel Back Next Finish Cancel Select RTL Project option in the Project Type form，and click Next. Select Verilog as the Target language and Simulator language in the Add Sources form. Click on the Add Files.“button，browse to the d:\Labl_source directory， select tutorialv, click Open, and then click Next. Click Next to get to the Add Constraints form. Click Next if the entry is already auto-populated, othe