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第三讲 常用Verilog 语法之一 ;3.1 模块的结构;模块的结构; Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口定义： module block1(a, b, c, d ); - I/O说明 ： input a, b, c ; output d ; - 内部信号声明： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule ;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.1 模块的结构;3.2 数据类型及其常量及变量;3.1.2 数值 1. Verilog HDL中的数值可取下面的四类值： ; 下划线符号“_”除了不能放于数值的首位以外，可以随意用在整型数与实型数中，他们对数值的大小没有任何改变，只是为了提高可读性。 1）整型数及其表示 Verilog HDL的整数可以使二进制(b或B)、十进制(d或D)、十六进制(h或H)与八进制(o或O)，有下面三种书写形式 （1）简单的十进制格式； （2）缺省位宽的基数格式； （3）指定位宽的基数格式。;（１）简单的十进制格式： 　　用０～９的数字串组成的十进制数，可以用符号“＋”或“－”来表示数的正负． （２）缺省位宽的基数格式； 　　 　　表示形式为：｀base_formatnumber 　　符号“`”为基数格式表示的固有字符，该字符不能省略，否则为非法表示形式；参数base_format用于说明数值采用的进制格式；参数number为相应进制格式下的一串数字．这种格式未指定位宽，其缺省值至少为３２位． （３）指定位宽的基数格式： 表示形式为：＜size＞｀＜base_format＞＜number＞ 　　参数＜size＞用来指定所表示数字的位宽．当位宽小于数值的实际大小时，相应的高位部分被忽略；当位宽大于数值的实际位数，且数值的最高位是０或１时，相应的高位部分补０；而当位宽大于数值的实际位数，但数值的最高位是x或z时，相应的高位部分补Ｘ或Ｚ．;;;例；三种格式的整数表示法;　　Verilog HDL中的实数可以用十进制与科学计数法两种格式来表示，如果采用十进制格式，小数点两边必须都有数字，否则为非法的表示形式． 实数表示法的实例 1.8 //十进制计数法 3.8e10　　　　 //科学计数法 2.1E-9 //科学计数法可用e或E表示,其结果相同 3_2387.3398_3047 //使用下划线提高可读性 3. //非法表示,小数点两遍都必须有数 .2e6 //非法表示,小数点两遍都必须有数 .12 //非法表示,小数点两遍都必须有数;3.2 数据类型及其常量及变量;3.2 数据类型及其常量及变量;3.2 数据类型及其常量及变量;3.2 数据类型及其常量及变量;3.2 数据类型及其常量及变量;3.2 数据类型及其常量及变量;module top; wire y; reg a, b; DUT u1(y,a,b); initial begin a = 0; b = 0; #10 a =1; …. end endmodule ;输入口（input）可以由寄存器或网络连接驱动，但它本身只能驱动网络连接。 输出口 (output)可以由寄存器或网络连接驱动，但它本身只能驱动网络连接。 输入/输出口(inout)只可以由网络连接驱动，它本身也只能驱动网络连接。 如果信号变量是在过程块 (initial块 或 always块)中被赋值的，必须把它声明为寄存器类型变量 ;如何选择正确的数据类型