新编计算机基础教程—周立功 410 序逻辑电路20100909.pptVIP

D[7:0]为输入数据线 ，G1～G8为三态门，Q[7:0]为输出数据线 当时，芯片的8位输出Q0～Q7呈高阻状态；当时，锁存器L1～L8的输出出现在芯片的输出Q0～Q7上 D[7:0]为输入数据线 ，G1～G8为三态门，Q[7:0]为输出数据线 当时，芯片的8位输出Q0～Q7呈高阻状态；当时，锁存器L1～L8的输出出现在芯片的输出Q0～Q7上 寄存器是数字系统中用来存储二进制数据的逻辑部件，1个触发器可储存1位二进制数 据，存储n位二进制数据的寄存器需要用n个触发器组成 由8个触发器构成的8位寄存器集成电路74HC374是一个8通道上升沿触发锁存器，即带三态输出的并入并出八D触发器（8位寄存器），如图 4.85所示为它的电路原理图和逻辑符号。 8个D触发器首尾相接，数据输入端D作为整个移位寄存器的串行输入，触发器F1～F8的输出分别为芯片的并行输出Q0～Q7，8个触发器的时钟输入端连接在一起形成芯片的时钟输入端CP，这样在时钟上升沿的作用下，串行输入数据A·B（D=A*B）逐位从左向右移动。 74HC164将参加移位的D触发器直接输出，这样在移位过程中的中间结果直接作用在目标上，有可能引起比较坏的结果。例如该器件输出接到发光数码管显示，若移位速度不够 快，就会显示出我们可能不认识、也不希望看到的怪异符号。因此在74HC164和数码管之间加入一个像74HC374那样的并入并出寄存器就可屏蔽移位过程的中间结果，74HC595就是这样的芯片，它集成了8位移位寄存器和八D锁存器的功能。 下部虚线框内是带三态输出的八D锁存器，与74HC374完全相同；将移位寄存器的8位输出接到锁存器的8位输入。 在CP时钟脉冲上升沿的作用下，输入数据D在移位寄存器内逐位自左至右移动，8个CP脉冲上升沿后数据D移至Q7’， MR上的低电平可将移位寄存器的输出全部清零。 在锁存器时钟输入端STR的上升沿可将寄存器内的8位数据传送到锁存器内锁存， 输出使能端OE上的低电平将使锁存器内的数据传送输出端Q0～Q7并行输出，若为高电平则Q0～Q7为高阻状态。 为了说明后续的移位，我们先假设Q0~Q7的状态 * 为了说明后续的移位，我们先假设Q0~Q7的状态 * 为了说明后续的移位，我们先假设Q0~Q7的状态 * 如图 4.92所示为四位异步二进制加法计数器电路原理图，用图中4个虚线框内的下降沿触发D触发器接成T’触发器。 左边第一个触发器的时钟输入端作为整个计数器时钟输入， 前一级触发器的输出作为下一级触发器的输入，4个触发器的输出作为二进制计数值并行输出，Q0为低位，Q3为高位。 R为计数器的直接清零端。 四位异步二进制加法计数器的时序图如图 4.93所示，纵向虚线表示相位对准时钟脉冲的下降沿，假设第一个时钟脉冲到来之前计数器已被清零，则每来一个脉冲，在脉冲的下降沿，计数器都自动加1，在第16个脉冲下降沿到来之后，计数器复位回到0。若再将Q3接到另一个计数器的时钟输入，则可将计数器级联，形成更高位数的计数器。 从时序图中我们还可以看到，Q0的频率为的一半，即实现了2分频，从Q1则得到了4分频，依次类推，Q2得到了8分频，Q-3得到了16分频。 移位寄存器74HC164 CP MR D Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 74HC164把8位“串入”的数据变为8位“并出”的数据输出。 0 1 1 0 0 0 0 1 移位寄存器74HC164 输入 移位 顺序 CP D* 输出 功能 描述 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 清零 0 × × × 1 2 3 4 5 6 7 移位 移位 移位 移位 移位 移位 移位 移位 8 特性表 1 1 1 1 1 1 1 1 D7 ↑ D7 D7 ↑ D6 D6 ↑ D5 D5 D6 D7 D1 ↑ ↑ ↑ ↑ ↑ D3 D0 D4 D2 D4 D4 D4 D4 D4 D3 D3 D2 D3 D2 D1 D3 D2 D1 D0 D7 D7 D7 D6 D6 D5 D5 D6 D6 D5 D7 D7 D5 D5 D6 × × × × × × × × × × × × × × × × × × × × × × × × × × × × 移位寄存器74HC164 时序图 CP 串行输入：D Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 1 0 1 0 1 0 2 3 4 5 6 7 8 1 1 1 1 0 1 0 0 1 1 1 1 0