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数字电路课程设计 学生姓名： 学号： 学院：通信 指导老师：郭磊 目录 课程设计一：多数表决器 课程设计二：一位全加器 课程设计三：四位主蕴含项探测器 课程设计四：四位二进制数—格雷码转换器 课程设计五：四位密码锁 课程设计六：手动记分控制电路 课程设计七：4位二进制全加器 课程设计八：通道数据分时传送系统 一、多数表决器 设计思路：奇数个人进行表决，若有一半以上的人同意，则输出1，否则输出0。把人等效成输入端，则此表决器有三个输入，一个输出端，在其中两个输入端为1时输出1，否则输出0。 真值表和器件的模型如上图所示。 用verilog进行仿真有如下结果： 实验代码： modulemajorit(a,b,c,f ); output f; input a,b,c; wire x,y,z; assign x=ab; assign y=ac; assign z=~abc; assign f=x|y|z; endmodule 得出的器件形式如下： 进行测试，测试代码如下： module HHH; // Inputs reg a; reg b; reg c; // Outputs wire f; // Instantiate the Unit Under Test (UUT) majorituut ( .a(a), .b(b), .c(c), .f(f) ); initial begin // Initialize Inputs a = 0; b = 0; c = 0; // Wait 100 ns for global reset to finish #10; // Add stimulus here #10 a=0;b=0;c=0; #10 a=0;b=0;c=1; #10 a=0;b=1;c=0; #10 a=0;b=1;c=1; #10 a=1;b=0;c=0; #10 a=1;b=0;c=1; #10 a=1;b=1;c=0; #10 a=1;b=1;c=1; end endmodule 测试波形图： 二、一位全加器 设计思路：按照二进制数加法的方法，将三个输入端（包括进位端，加数端）进行运算，并且列出真值表，画出卡诺图并化简，即可得到一位全加器的逻辑函数式。 真值表如下： 其中，a,b,c为全加器的输入端，a,b,为数位，ci为输入的进位端，co为进位输出端，s为最终的和。 用verilog进行仿真有如下结果： 测试代码： modulefulladder(a,b,ci,s,co ); outputs,co; inputa,b,ci; wire x1,x2,x3,x4,x5,x6,x7; and(x1,!a,b,ci); and(x2,a,!b,!ci); and(x3,!a,b,!ci); and(x4,a,b,ci); and(x5,a,b); and(x6,a,ci); and(x7,!a,b,ci); assign s=x1|x2|x3|x4; assign co=x5|x6|x7; endmodule 得出的器件内部结构为： 进行测试，测试代码如下： moduleeee; // Inputs reg a; reg b; reg ci; // Outputs wire s; wire co; // Instantiate the Unit Under Test (UUT) fulladderuut ( .a(a), .b(b), .ci(ci), .s(s), .co(co) ); initial begin // Initialize Inputs a = 0; b = 0; ci = 0; // Wait 100 ns for global reset to finish #10; // Add stimulus here #10 a=0;b=0;ci=0; #10 a=0;b=0;ci=1; #10 a=0;b=1;ci=0; #10 a=0;b=1;ci=1; #10 a=1;b=0;ci=0; #10 a=1;b=0;ci=1; #10 a=1;b=1;ci=0; #10 a=1;b=1;ci=1; end endmodule 测试得到的波形图为： 三、四位主蕴含项探测器 设计思路：我们可以将一个真值表写成标准和与标准积的形式，而此探测器要求我们探测出其