基于JESD204B协议的频率综合器的设计-通信与信息系统专业论文.docxVIP

THE DESIGN OF A FREQUENCY SYNTHESIZER BASED ON JESD204B PROTOCOL A Master Thesis Submitted to University of Electronic Science and Technology of China Major: Communication and Information Systems Author: Lu Qiang Advisor: Prof. Li Qiang School: School of Microelectronics and Solid-State Electronics 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方 外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为 获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与 我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的 说明并表示谢意。 作者签名： 日期： 年 月 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘， 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 （保密的学位论文在解密后应遵守此规定） 作者签名： 导师签名： 日期： 年 月 日 摘 要 频率综合器通过结合倍频、分频和混频几种操作来得到所需的信号，现在广 泛的应用在各种通信设备和电子产品中。而电荷泵锁相环型（CPPLL, Charge Pump Phase-Locked-Loop）的频率综合器是其中结构简单，性能高的频率综合电路，它 产生的频率信号稳定且精确，能为系统提供稳定可靠的信号源。同时，锁相环型 频率综合器能同时产生多个不同频率值的信号，而且本文锁相环采用的是环型 VCO（Voltage Controlled Oscillator），占用面积小，易于片上集成。如今，随着通 信技术的飞速发展，通信系统要求低的相位噪声、窄的信道步长、高的输出频率 和更快的响应时间等等，因此，作为系统中重要的信号源产生模块，设计高性能 的锁相环型频率综合器也将面临越来越多的挑战。 本文研究设计的 CPPLL 频率综合器是基于 JESD204B 协议的，根据系统要求， 需要产生 4 相、1 GHz 的差分时钟信号，和 100 MHz 的系统时钟信号。设计采用 SMIC 0.13 μm CMOS 1P8M 工艺，整个芯片工作在 1.2 V 电压下，最终芯片面积为 0.12 mm2 ，电流为 22 mA，能在 5 ?s 内锁定并且能稳定输出系统要求的时钟信号， 测试出来的周期时钟抖动为 78.15ps。 关键词：锁相环，频率综合器，环型 VCO，信号源 ABSTRACT By combining several operations, such as frequency multiplication, frequency division and frequency mixing, the frequency synthesizer can obtain the desired signals. It is now widely used in all kinds of communication equipment and electronic products. In all kinds of these structures, the charge pump phase-locked-loop (CPPLL) frequency synthesizer has the advantages of simple structure and high performance, the frequency signal it produced is very stable and accurate, which can be used as a stable and reliable signal source for the system. At the same time, the phase-locked-loop frequency synthesizer can also produce signals of a plurality of different frequency values, furthermore, the voltage controlled oscillator