CP5VHDL设计初步课件.pptVIP

2、实体定义： ENTITY 实体名 IS --此处无分号 END [ENTITY] 实体名； 要求实体名与文件名相同，且文件名后缀为.VHD 精选 3、端口定义： 1）格式： 2）端口模式 端口名：端口模式 端口类型； IN：输入信号：信号进入实体（不能给信号赋值） OUT：输出信号：信号离开实体（不能读入/反馈输出端口的数据） INOUT：双向信号，信号既可以离开实体，也可以进入实体 BUFFER：缓冲信号：信号输出到实体外部，但也可在内部反馈。BUFFER是INOUT的子集，但不是由外部驱动，常用于计数器 精选 3）端口类型：定义端口的数据类型 VHDL作为一种强类型语言，任何一种数据对象(信号、变量、常数)必须严格限定其类型和取值范围，相同类型才能相互传递。这对于大规模电路描述的排错是十分有益的。 常用的数据类型有： 整数型integer、 布尔型BOOLEAN 、 位数据类型BIT、 标准逻辑位数据类型std_logic、 std_logic_vector等。 精选 5.1.2结构体ARCHITECTURE 用程序描述实体的功能。 1、一个实体可以有多个结构体，每个结构体代表该实体的不同实现方案。 2、结构体可采用行为描述、结构描述或数据流描述，是VHDL最主要的部分。 3、格式： ARCHITECTURE 结构体名 OF 实体名 IS [说明语句] BEGIN 功能描述 END 结构体名； 精选 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句] BEGIN 功能描述 END 结构体名； 说明语句：声明将用到的信号、数据类型、常数、元件、子程序。 功能描述： 块语句： 进程语句： 信号赋值 子程序/过程/函数调用 元件例化： 由并行语句组成 由顺序语句组成 元件调用 精选 顺序语句与并行语句： 顺序语句：与计算机程序类似，与指令的先后顺序有关。 并行语句：执行顺序与语句排列的先后顺序无关，是硬件描述语言与一般软件程序最大的区别所在，所有并行语句在结构体中的执行是同时执行的，即它的执行顺序与语句书写的顺序无关。这种并行性是硬件本身的并行性决定的，即一旦电路接通电源，它的各部分就会按照事先设计好的方案同时工作。 精选 CP5 VHDL设计初步 本章介绍VHDL基本结构和语法规则 精选 5.1 VHDL基本结构与多路选择器 一个相对完整的VHDL设计由四部分组成： 库LIBRARY、程序包PACKAGE： 实体ENTITY： 结构体ARCHITECTURE： 配置CONFIGURATION： 精选 库LIBRARY、程序包PACKAGE： 库用于存储预先完成的程序包和数据集合体； 程序包用于声明在设计中将要用到的公用的常数、数据类型、元件及子程序等。 实体ENTITY： 定义设计的输入输出端口。 结构体ARCHITECTURE： 定义实体的实现，即电路的具体描述。可有多个结构体，但只有一个起作用。 配置CONFIGURATION： 为实体选定某个特定的结构体。 精选 VHDL设计的： 库、程序包： 实体： 结构体： 配置： *以上四个部分不是每个VHDL程序必须的，但每个VHDL程序至少含有1个实体和1个结构体。 必须 *1个实体可有多个结构体，通过配置选择1个结构体对实体起作用，其他结构体不起作用。 可有多个 选择1个结构体 *当只有1个结构体时不要配置。 精选 【例5-1】2选1多路数据选择器， 其功能见图 。功能描述: 当S=0时A送Y， S=1时B送Y。 其对应的VHDL描述为： 精选 ENTITY mux21a IS PORT ( a,b : IN BIT; s : IN BIT; y : OUT BIT ); END mux21a； ? ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=’0’ ELSE b; END one ; --给出实体名mux21a和管脚定义 --结构体，描述电路器件的内部逻辑功能或电路结构 精选 []表示为可选项； --开始的语句为注释，不参与编译和综合； 黑体单词为保留字。 语法约定 精选 5.1.1 实体ENTITY： 定义本设计的输入输出端口/信号。 精选 1、实体框架： ENTITY 实体名 IS 注：END中带ENTITY、ARCHITECTURE为IEEESTDl076_1993版的语法要求，不带为IEEESTD1076 1987的语法要求。 END [ENTIT