Intel现代CPU结构与技术课件.pptVIP

◇结构特征： *哈佛结构—I-Cache、D-Cache分离(Pentium已有) *双独立总线(DIB)结构—MEM总线与L2 Cache总线并行 *动态执行技术—由多路分支预测、数据流分析、推测执行3大技术组成 *超标量流水结构—3路超标量、12级流水结构 转下页 一、PⅢ CPU结构特征 回28页 回37页 精选 回上页 回37页 回39页 回44页 ITLB L1 I-Cache 预取Buffer/预译码 指令预取单元 译码器0 uCode ROM uop Buffer RAT/分配器 再定序缓冲器ROB(40项) 保留站RS L2 Cache DTLB L1 D-Cache MOB Load Addr 复杂 ALU FPU MMX ALU MMX乘法 BIU 4uop RRF 简单 ALU JEU Port0 MEM 译码器1 译码器2 前端 总线 后端 总线 PⅢ(P6核心)内部结构图 1uop 1uop 3uop 3uop 3uop 3uop Port1 MMX ALU MMX移位 Store Addr Store Data Port4 Port3 Port2 64bit 64bit 64bit 64bit 回下页 回36页 精选 CPU Core L1 I-Cache L1 D-Cache L2 Cache Cache 控制器 阵列 Cache总线 BIU 主存 MEM 控制器 阵列 MEM总线 ◇Pentium的Cache结构：贯通式Cache(不命中时再访问主存) TCPU访存命中Cache =TMEM地址→Cache地址变换+TCache阵列 TCPU访存不命中Cache=TMEM地址→Cache地址变换+TMEM阵列+TCache阵列 ◇PⅢ的Cache结构：DIB结构的Cache(BIU以2种频率同时访问) TCPU访存命中Cache =TMEM地址→Cache地址变换+TCache阵列 TCPU访存不命中Cache=TMEM阵列 CPU Core L1 I-Cache L1 D-Cache L2 Cache Cache 控制器 阵列 后端总线 BIU 主存 MEM 控制器 阵列 前端总线(MEM总线) Cache命中 二、PⅢ CPU的双独立总线(DIB)结构 转上页 精选 三、PⅢ CPU的动态执行技术 1、多路分支预测技术 ◇基本原理(回顾)： *指令预取时—用指令地址查BTB命中时，采用动态预测法预取后继指令 *指令译码时—对BTB不命中的转移指令，采用静态预测法预测，预测为转移时进行误预测处理 *指令执行完成时—更新转移指令的转移历史， 误预测时需进行相应处理 即可以对分支指令(转移指令)的多个历史模式进行预测，是Pentium分支预测技术的发展 转25页(3点) 转22页(预测过程) 精选 2、数据流分析技术—乱序执行技术 (1)乱序执行思想 取指 流水线例: 译码 取数 执行 写回 ◇乱序执行思想：用指令窗口按序保存多条指令； 优先执行操作数就绪的指令(数据流技术) Cache或主存 ALUs (一条I) 译码器 (一条I) 寄存器组 按序 取指部件 取数部件 存数部件 PC 按序 指缓 (多条I) 按序流水过程: Cache或主存 ALUs (一条I) 译码器 (一条I) 寄存器组 按序 取指部件 取数部件 存数部件 PC 乱序 指令缓 (多条I) 指令窗口 (多条I) 操作数就绪的指令 取数缓(多个D) 存数缓 (多个D) 转4页(PC及指令格式) 回下页 精选 (2)分布式动态调度技术(Tomasulo算法) 核心是用寄存器重命名方法解决RAW、WAR、WAW相关 ◇分布式动态调度思想：--即调度机制分散在各部件中 ①指令放入保留站RS、指令数据需求放入相应部件 指令间数据关系→部件间关系 ②各部件独立控制数据输入/输出(数据就绪时) 转上页 回下页 回35页 Cache或主存 控制 ALUs (一条I) 指令缓冲器 (多条I) 译码器 (一条I) 保留站RS (多条I) 存数缓冲器SDB 寄存器组 FLR (按序) (按序) (乱序) 取指部件 控制 控制 控制 取数缓冲器FLB 取数部件 存数部件 CDB 源地址 目的地址 PC 精选 ◇分布式动态调度C