集成电路版图设计基础电阻电容匹配.pptVIP

一致性： 匹配器件的质心尽量一致 对称性 阵列的排布应关于X轴Y轴对称 分散性： 阵列应具有最大可能的分散性，器件的各段应均匀分布在阵列中 紧凑型：应尽可能紧凑，最好是正方形 二维对称轴，更好地消除梯度作用 称之为交叉耦合对， 电阻很少排列成交叉耦合对，电容、MOS管经常采用 由于电阻的温度系数，设温度系数是2500ppm/C，则两电阻相差一度， 则失配0.25% 特别是有功率器件时 越远离功率器件， 热梯度越小 热分布的对称轴取决于功率器件的位置和方向 器件应该置于芯片的的轴上产生对称的热分布，尽可能远离匹配器件，倾向于中央， 只要两种材料接触，就会形成接触电势差，半导体金属的接触电势差受温度强烈影响，如果接触发生在不同的温度，电阻两端表现为电势差。 1℃将产生0.4mV电势差 分成偶数段 一半一个方向 静电场会引起载流子的耗尽和积累， 电阻容易受到电压调制的影响， 电容受周围电场耦合会引起电容值变化 静电场也能把噪声耦合到匹配电阻和电容阵列的高阻节点。 扩散电阻可能随着隔离岛和电阻体区电压差的变化而变化 保持隔离岛-体区的电压差相同，即可消除失配，如果电阻等值，偏压相同，就放置在同一隔离岛内。 采用方块电阻较小的电阻，电压调制也较小 多晶电阻无隔离岛 不连接匹配电阻的走线不能从电阻上穿过，不仅耦合噪声，而导线和电阻间的电场会调制电阻的电导率， 如2kΩ/■的HSR电阻 第一层金属可产生 0.1%V的电导调制， 电导调制的因素 （1）导线和下面电阻的电压差 （2）氧化层厚度和交叠面积 屏蔽层插在金属和电阻之间 屏蔽层接地，屏蔽层的衰减作用随频率增高而降低， 电阻阵列中电阻压差很小可以采用公共屏蔽层; 如果方块电阻大，电压差超过几V，要单独屏蔽 衬底也会注入噪声，可以在器件下面放置阱，接交流地， VDD 1低度匹配 ±1%的失配，6到7位分辨率，一般模拟应用，如电流镜。 2中度匹配 ± 0.1%的失配，9到10位的分辨率，带隙基准源，运算放大器比较器的输入级。 3精确匹配 ±0.01%的失配，9到10位的分辨率，精密A/D，D/A转换器，电容比电阻容易实现。 低匹配比较容易， 叉指结构可实现中等匹配 精确匹配很难实现 1.匹配电阻用同一种材料构成 工艺、温度 2.匹配电阻宽度相同 系统失配，不同宽度可通过串并联实现 3.电阻足够大 随机失配和面积平方根成反比，小电阻是失配的主要来源，可并联实现小电阻 4.匹配电阻足够宽 低度匹配，宽度为最小宽度的150%，中度为200%，精确匹配为400%。 5.尽量使用相同的电阻图形 具有相同长度和宽度，否则易产生±1%以上的失配。 6.沿同一方向摆放匹配电阻 电阻一般水平或垂直摆放 7.匹配电阻临近摆放 失配随间距增加而增加，精确匹配应采用叉指结构 8.阵列电阻采用叉指结构 阵列化电阻采用叉指结构，产生共质心结构，宽长比不大于3:1，电阻段长是宽的10倍以上 9.在电阻阵列两端增加虚拟器件 把虚拟电阻接到低噪声的低阻节点 10.避免电阻段太短 精确匹配电阻段方块数不小于5，多晶电阻总长度不小于50um 11.消除热电效应，偶数对 12.匹配电阻放在低应力区域 避免放在芯片四个角，高应力区域 13匹配电阻远离功率器件 功耗大于50mW为功率器件，精确匹配电阻放在主功率器件的对称轴上，距离不能小于200um 14精确匹配电阻沿芯片对称轴摆放 15.若扩散电阻，考虑隔离岛调制 尽量使用多晶硅电阻 16.分段电阻好于折叠电阻 低度匹配电阻可使用折叠电阻 20.避免匹配电阻上的无关走线 不与电阻连接的导线不要排布在电阻上方，以避免引入应力诱发失配和氢化作用，消除噪声耦合，除非静电屏蔽层，尤其注意高速数字信号线 21避免匹配电阻功耗过大 匹配电阻的功耗会产生热梯度，精确匹配电阻，功耗大于1—2uW/um2，窄电阻上的大电流会速度饱和和非线性 17.优先采用多晶硅电阻 多晶硅电阻比扩散电阻窄很多，较小的宽度失配不会增加 18.淀积电阻放在场氧之上 淀积电阻包括多晶穿过场氧阶梯时，变化增加，不应穿过氧化层阶梯或表面不连续处 19.考虑采用场板和静电屏蔽 精确匹配电阻可在其上面放上静电屏蔽层 结电容精度低，氧化层电容精度高 1.匹配电容图形相同 保持相同尺寸，如果两电容尺寸不同，由小的单位电容并联而成，单位电容不能串联， 2.精确匹配电容应采用正方形 周长面积比越小越好，最好取正方形 3.匹配电容大小适当 CMOS工艺中，正方形电容最佳尺寸在20-50um之间 4.匹配电容相邻摆放 构成宽长比尽可能小的矩形阵列 5.匹配电容置于场氧化层上 氧化层表面不连续会引起电介质发生变化，应远离沟槽和扩散区边缘 6.匹配电容上极板接高阻节点 电路的高阻节点连接电容的上极板，