数字IC后端设计流程.pdfVIP

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ASIC/SoC 后端设计作业流程剖析 关键词 place route DSM megacell clock_tree STA OPT ECO 引言 众所周知,ASIC 产品是从用硬件描述语言(verilog HDL,VHDL)开始进行数字逻辑电 路设计的,经过相关的仿真、综合出门级网表、验证直至完成电路布局布线并优化,最终经流 片成功形成的芯片产品。随着 中国经济的持续稳定地增长, 国内生产厂家对IC 需求增长势头 强劲与自身设计 IC 能力薄弱的突出矛盾已经被国家和企业认识。为了缓解这一矛盾并更多 地实现 IC 自主设计,近两年国内陆续出现了一些著名的传统通信系统厂商设立的 IC 设计队 伍, 以及归国留学人员领头创办的创业型 IC 设计公司,他们大多数有相当强的前端设计能力, 但在IC 后端设计领域的实践经验还较欠缺。在完成前端逻辑设计综合出门级网表后,真正能 做好后端设计的公司还不多,有的则通过委托设计服务的方式完成后端布局布线及流片。本 文 作者有多年从事覆盖前后端 IC 设计全流程并有每年几次成功流片数百万门级深亚微米 SoC 的经验,并担任 IC 设计的项目管理工作,对国外大公司的设计流程十分熟悉,并愿意就积累的 经验与国内同行分享交流, 以利于国内IC 设计水平的提高。本文着重介绍国内设计公司薄弱 的后端设计,介绍其流程并对在设计过程中的关键步骤进行一些讨论。传统的后端设计流程 指的是从门级网表(gate level netlist)开始的,根据设计要求的不同,后端流程可以分为扁平流 程(flat flow)和层次化流程(hierarchy flow)两种,在深亚微米DSM(deep sub-micron)领域,又增 加了布局加逻辑合成的前后端合二为一的扁平流程(flat flow)和分层流程(hierarchy flow) 。我 们首先介绍传统的两种后端流程。前后端合一的流程将作为另一个专题在以后讨论。 一、扁平流程(Flat flow)介绍 最简单的后端设计是扁平(flat)流程,一般四百万门以下的设计均可使用这一流程。芯 片设计的最高境界是设计完成后一次性投片(Tape Out)成功,这一成功必须建立在正确的前端 电路逻辑设计和科学合理及高效的后端布局布线上,要想获得最后的成功,设计阶段就来不得 带有半点的侥幸心态, 否则就算在电路功能上满足设计要求,在参数性能上的任何失误也是 导致返工的重要因素。因此,后端设计阶段很难保证一遍成功,走几个来回是常事,要期望 在最终投片时一次成功,就需要在设计阶段多下工夫。我们不妨给这些大循环起个名字,第 一轮叫试验(trial),第二轮叫首次签收(first Sign Off), 第三轮叫最后签收(final Sign Off),每轮包 括的前后端设计主要任务和结果如表一所示。不同的循环应该有不同的侧重点,为了节省时 间,这些大循环还应该尽可能安排前后端设计同步进行。 Trial :80%模块设计完成数据库准备,流程确认,流程运行中问题的解决,主要设计数据(芯 片大小,总体布局,大体时序)的可行性确认 First Sign Off:100%设计,DFT,I/O 完成 数据库已确定,时序收敛基本完成,没有大的拥塞 (congestion) Final Sign Off: 最后细小的功能修改,时序收敛 所有时序和布局布线问题解决 我们在简单介绍每一步工作的同时,着重介绍应该注意的问题,遇到的困难和解决的方法。 A. 质量检查(Quality check) 在流程的开始,至少有三样东西需要前端工程师提供:门级网表(gate level netlist),时序 约束(timing constraint)和时序分析报告(timing analysis report) 。其中网表文件是最重要的,拿 到它之后,先不要急于将它放到后端 EDA 软件里去,而是要先检查一下它的质量,确认已 消除哪怕是细小的错误/ 瑕疵, 比如检查有无以下情况:文法错误,连接短路,无任何连接 的net,无驱动的输入引脚(pin),assign 语句, wire 类型以外的net,使用了由"\"开始的特 别字符,数据总线的写法,名字的长度等,不同的厂家和软件对此都会有一些限制,为了后 续工作的方便,建议定义一套比较严格的网表书写规则。 例如:不许有"无任何连接的 net"和"无驱动的输入 pin",无assign 语句,只允许线(wire)型 net,所有名

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