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工程硕士学位论文 工程硕士学位论文 基于时钟恢复系统的锁相环设计 基于时钟恢复系统的锁相环设计 PAGE PAGE 13 PAGE PAGE 10 第 1 章 绪论 1. 1 时钟恢复系统概述 时钟恢复系统的功能方块图如图 1.1 所示，该系统由外部晶振（ External Crystal）提供稳定的 12MHz 正弦参考频率信号，首先经过两个反相器生成 12MHz 方波信号，然后输入给时钟发生器(Clock Multiplier)。由 PLL 实现时钟信号的倍频 与分频，生成 480MHz 频率的本地时钟信号，提供给延迟锁相环模块，用于外部 通信 Ui 的时钟恢复。利用恢复的时钟对外部数据进行恢复，即从外部通信信号 Ui 中恢复出接收到的数据信息。其他模块所用的频率信号可以通过 480MHz 时钟 信号分频得到。 图 1. 1 时钟恢复功能模块图 1. 1. 1 锁相环（PLL） 锁相是相位锁定的简称，其具体含义是相位同步的自动控制。相位同步是指 两个或多个信号相位变化速率一致的情况。对于正弦信号而言，首先是频率必须 严格相等，至于初始相位与幅值，可以相等也可以不等，但相位的相对关系要保 持固定。如果频率不相等，即使初始相位相同，也谈不上相位同步。 锁相环路(Phase Locked Loop, PLL)是一个闭环相位自动控制系统，它的基础 是自动控制理论，由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三 个基本部分组成。当锁相环路工作时，鉴相器对输入信号的相位和压控振荡器输 出信号(也叫反馈信号)的相位进行比较，输出一个随两信号相位差而变化的误差信 号。此误差信号经环路滤波器平滑并放大后加到压控振荡器的控制端，使之朝减 小两信号相位差的方向改变压控振荡器输出信号的频率和相位，最后使两信号间 的频差消失，并且相位差足够小，从而达到锁定（同步）的目的。这就是锁相环 路的基本工作原理。 最基本的锁相环结构[1]如图 1.2 所示，包括三个部件：鉴相器（PD）、环路滤 波器（LPF）和压控振荡器（VCO）。其中，鉴相器是相位比较装置，它对输入信 号 Vi 和压控振荡器输出信号 Vo 的相位进行比较，产生对应于两信号相位差的误 差电压 Vd。环路滤波器的作用是滤除误差电压 Vd 中的高频成分和噪声，以增加 环路的稳定性。压控振荡器受控制电压 Vc 的控制，使压控振荡器的输出频率向输 入信号频率靠拢，即使得频差越来越小，直至消除频差达到锁定。 Vi Vd Vc Vo PD LPF VCO 图 1. 2 基本锁相环 时钟发生器是在基本锁相环的反馈回路中加一个分频器，即使压控振荡器的输 出信号通过 N 分频后再输入鉴相器，由于环路的负反馈作用，N 分频后的信号将 与输入参考信号相位锁定，频率相等，从而压控振荡器的输出频率将是输入信号 的 N 倍，实现了倍频功能。如图 1.3 所示。此次设计中，N 为 40，PLL 环路将 12MHz 的稳定外部晶振低频信号转换为 480MHz 的高频时钟信号。 Vi Vd Vc Vo PD LPF VCO 1/ N 图 1. 3 锁相环倍频电路 1. 1. 2 延迟锁相环（DLL） 延迟锁相环是在锁相环的基本原理上发展起来的，功能和锁相环类似，但是 在减小时钟歪斜和抖动方面都有更大的优势[2]。图 1.4 给出了 DLL 功能方块图， 主要由相位比较器、压控延迟线以及相位选择器构成。参考时钟信号通过延迟线 后通过相位选择器选择，产生一个相位延迟的本地时钟信号，然后和参考时钟信 号比较，得到相位调节控制信号，该信号反馈回到延迟环节调节延迟时间的长短， 最终使得该本地时钟信号和参考信号相位相差一个周期（2π相位），这样就完成 了相位的锁定过程。 Sel ect  .MUX OUT Del a Del ay Li ne CLOCK  Cont r ol Vol t age Phase Det ect or 图 1. 4 DLL 功能方块图 利用 DLL 环路来进行数据时钟恢复原理见图 1.5 所示。参考时钟经过延迟线 后，得到 N 个有着相同相位延迟的输出信号，再由相位选择器选择其中一路与外 部数据信号同时输入相位选择器进行相位比较，通过低通滤波后得到相位误差控 制电压，反馈给压控延迟线控制延迟时间，最终使得延迟信号与数据信号的时钟 相位相同，实现相位锁定，即恢复出时钟信号。 Del ay Li neRef Del ay Li ne Vct r l CLK PD LF Phase Sel ect Phase Sel ect i on Ui 1. 2 锁相环研究的背景以及意义 锁相环路的发展已经有很长的历史。 锁相技术起源于二十世纪 30