SDRAM原理及应用课件.pptVIP

SDR SDRAM容量计算 Row Address：A0~A11 Column Address：A0-A8 Bank = 4 Data Width=16bit Capacity=4k x 512 x 4bank x 16bit =128Mbit SDRAM结构及接口2/7 精品 SDRAM结构及接口3/7 精品 内存基本单元 所有的DRAM基本单位都是由一个晶体管和一个电容器组成 电容器的状态决定了这个DRAM单位的逻辑状态是1还是0；电容器不能持久的保持储存的电荷，所以内存需要不断定时进行周期性的刷新，才能保持暂存的数据。 SDRAM结构及接口4/7 精品 Memory Bank基本结构 一个Bank由内存阵列、传感放大器、行解码器和列解码器组成。 传感放大器用来放大从基本单元读出或写入内容时的电荷。行列解码器用来定位由CPU指定的操作地址。 SDRAM结构及接口5/7 每个DRAM基本单元代表一个“位” （也就是一个bit），并且有一个由列地址和行地址定义的唯一地址。8bit组成一个字节，字节是内存中最小的可寻址单元。DRAM基本单元不能被单独寻址,否则现在的内存将会更加复杂，而且也没有必要。很多DRAM基本单元连接到同一个列线和同一个行线，组成了一个矩阵结构，这个矩阵结构就是一个Bank。大部分的SDRAM芯片由4个Bank组成。 精品 DDR SDRAM的结构框图 SDRAM结构及接口6/7 精品 DDR SDRAM接口定义 VDD、VDDQ：电源供电 CLK、/CLK:差分时钟 CKE:时钟使能 /CS：片选信号 BA0-BA1:块选择（决定哪个块进行读、写、刷新、预充电等操作） /RAS：行地址选取 /CAS：列地址选取 A0-A11:地址 DQ0-DQ15:双向数据 DQS:数据选通信号，控制I/O buffer，数据真正的同步信号 /WE ：读/写信号，高电平为读命令，低电平为写命令 DM、/DM：数据标志位，标示当前数据是否为有效数据 SDRAM结构及接口7/7 精品 四、SDRAM操作与时序 精品 SDR SDRAM上电及初始化过程 SDRAM操作与时序1/14 精品 SDR SDRAM上电及初始化过程 1、VDD（供输入buffer和逻辑电路）和VDDQ（供输出buffer）上电，此期间CKE保持低电平 2、开始时钟并使CKE置高 3、电源、时钟都稳定后，再等待200uS 4、发出预充电命令（PALL） 5、接着发出多个（8个以上）刷新命令（REF） 6、发出模式寄存器设置命令（MRS）,初始化模式寄存器（DDR2 中还有EMRS，进行ODT,OCD等功能的设置和调整）。 SDRAM操作与时序2/14 精品 状态描述 Idle：空闲状态，是所有命令开始时的状态。 Row active： 行地址有效，选定了操作对象的行地址和BANK地址，打开一个页面。 Precharge： 预充电，对当前行操作结束后要开始对一个新的行进行操作，必须要先进行预充电操作。预充电后自动回到空闲状态。 Read and write： 对操作对象执行相应的读、写操作，操作完后自动回到行地址有效状态。 Read and write with auto precharge： 对操作对象执行相应的读、写操作，操作完后自动进行预充电状态。 SDRAM操作与时序3/14 精品 SDR SDRAM典型读操作 SDRAM操作与时序4/14 精品 突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的存储单元数量就是突发长度。 只要指定起始列地址与突发长度，内存就会依次自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。BL越长，对连续的大数据量传输就越有好处，但是对零散的数据，BL太长反而会造成总线周期的浪费。但对于DDR而言，由于采用了预取技术，突发长度不再指所连续寻址的存储单元数量，而是指连续的传输周期数。 突发长度（BL） 时序参数解释 SDRAM操作与时序5/14 精品 行有效至行预充电时间（Active to Precharge Delay） 。 时序参数解释 指RAS至CAS延迟。RAS(数据请求后首先被激发)和CAS(RAS完成后被激发)并不是连续的，存在着延迟。 tRCD: tRAS : tRP RAS Precharge Time，行预充电时间。也就是内存从结束一个行访问到重新开始的间隔时间。 内存存取数据所需的延迟时间，简单说就是内存接到CPU指令后的反应速度。作为衡量内存品质的重要指标，CL延迟越小越好。 CL（CAS Latency） SDRAM操作与时序6/1