VerilgHDL第五讲Verilog实例.pptVIP

第五讲 门电路的描述和设计实例 5.1基本门电路的描述 一个逻辑电路是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻辑电路结构是最直观的。VerilogHDL提供了一些描述门类型的关键字，可以用于门级结构建模。 VerilogHDL内含的基本元件模型共有26种，其中14种为基本门级元件，12种为开关级元件， 5.1.1门电路列表 门与开关的说明语法可以用标准的声明语句格式和一个简单的实例引用加以说明 基本格式如下： 门的类型 [驱动能力延时]门实例1[，门实例2，门实例3……] 门的类型是门声明语句所必须的，它可以是VerilogHDL语法规定的26门类型中的任意一种。驱动能力和延时是可选的，可根据不同的情况选不同的值或不选。门实例1是在本模块中引用的第一个这种类型的门的名称及端口定义，而门实例n是引用的第n个这种类型的门的名称及端口定义。 例：nand #10nd1(a,data,clock,clear); 这个例子说明在模块中使用了一个名为nd1的与非门，输入为clock,data,clear 输出为a,输出与输入得延时为10个单位时间 5.1.2基本门的逻辑真值表 5.1.3门级延时的说明 门级延时反映的是信号的变化从门级元件的任意输入端口流动到任一输出端口所经历的传输延迟 主要可以分为： 上升延时 下降延时 截至延时 到不定态的延时 5.1.4门级延时量的基本表示方式 当门级延时量只包含一个延时值时，也就是说当门级延时说明部分是#d形式时，延时值d将同时代表元件实例的上升延时值，下降延时值，截至延时值，到不定态的延时值， 当门级延时量包含两个延时值是，也就是当门级延时说明部分是#（d1，d2）形式时，元件实例的上升延时值，下降延时值将指定， 同理，当有3个延时值，前三个将指定 5.2组合逻辑电路设计实例（1）加法器 （2）比较器 （3）3-8译码器 （4）BCD/七段译码器 module bin7seg (data_in ,EN ,data_out ); input [3:0] data_in ; input EN ; output [6:0] data_out ; reg [6:0] data_out ; always @(data_in or EN ) begin data_out = 7b1111111; if (EN == 1) case (data_in ) 4b0000: data_out = 7b1000000; // 0 4b0001: data_out = 7b1111001; // 1 4b0010: data_out = 7b0100100; // 2 4b0011: data_out = 7b0110000; // 3 4b0100: data_out = 7b0011001; // 4 4b0101: data_out = 7b0010010; // 5 （续）BCD/七段译码器 4b0110: data_out = 7b0000011; // 6 4b0111: data_out = 7b1111000; // 7 4b1000: data_out = 7b0000000; // 8 4b1001: data_out = 7b0011000; // 9 4b1010: data_out = 7b0001000; // A 4b1011: data_out = 7b0000011; // b 4b1100: data_out = 7b0100111; // c 4b1101: data_out = 7b0100001; // d 4b1110: data_out = 7b0000110; // E 4b1111: data_out = 7b0001110; // F default: data_out = 7b1111111; endcase end endmodule （5）多路器 module mux2( out, a, b, sel); output out; input a, b, sel; reg out; //用电平触发的always块来设计多路器的组合逻辑 always @( a or b or sel ) begin /*检查输入信号sel的值，如为1，输出out为a,如为0， 输出out为b.*/ case( sel ) 1b1: out = a; 1b0: out = b; default: out = bx; endcase end endmodule （6）用门级结构描述D触发器 设计示例二 5.3时序电路设