考虑互连线影响的集成电路布局及其优化-电磁场与微波技术专业毕业论文.docxVIP

- - i - 考虑互连线影响的集成电路布局及其优化 摘 要 随着超大规模集成电路制造工艺进入了亚微米/深亚微米的时 代 高集成度 高速度 高性能也同时成了集成电路设计的趋势 在亚微米/深亚微米工艺下 互连线的时延已经超过单元门时延成为 决定集成电路芯片性能的关键因素 为了减少设计流程中 设计 验证 修改 再验证 循环的次数 缩短设计周期 提高整体性能 就必须在设计过程中考虑互连线时延因素 因而 在设计模型和设 计方法上都面临巨大挑战 本文主要目标是在未得到最终详细布线 结果之前 进行系统布局和布图规划时考虑这些问题 用较小代价 建立初始布局 在此基础上进行高效的布局优化调整 以提高最终 布线的布通率和芯片性能 同时建立一套适用于大规模集成电路布 局布线及其优化的数据库系统 为以后的研究工作提供平台和基础 本文首先对基于互连线影响的线长驱动和时延驱动的初始布局 和布局优化进行分析 建立了相应的初始布局和布局优化流程 并 且根据线上时延和互连线几何尺寸的关系 在布局优化中加入了便 于实现的时延函数约束 在建立了初始布局和布局优化流程后 本文设计了一系列与当 前 EDA 软件系统市场上流行的软件相兼容的 CAD 数据库 该数据 库是一个最小空间结构 并且可以实现数据的快速查找和重复利用 - - ii - 适合于超大规模条件下基于行单元结构的标准单元模式布局布线问 题 在此数据库基础上 本文作者又提出和实现了一种基于结群联 结度并行的全局结群的初始布局方法和改进退火冷却进度的模拟退 火优化算法 该初始布局方法采用从个体向整体的结群思路 在一 次结群过程里从整体全局中挑选多个局部最佳结群开始结合 并且 以结群联结度作为结群的依据 初始布局后配合改进的自顶向下优 化调整的模拟退火算法 结合两种算法的优点 达到最终布局最优 本文的所有算法都得到了编程实现 从实际结果中可以看出初始布 局不仅仅可以提供给优化问题一个较好的初始解空间 而且还可以 缩短优化调整过程 同时本文的算法也经过了 MCNC 测试电路的验 证 最后 作者将自己参与设计的 CDPD 芯片中的 RS 编解码器作 为例子 介绍了集成电路从设计到综合布局布线的过程 关键词 布局 结群 模拟退火 互连线 集成电路 计算机辅助 设计 - - PAGE iii - INTEGRATED CIRCUITS PLACEMENT AND ITS OPTIMIZATION WITH INTERCONNECT EFFECTS ABSTRACT With the semiconductor fabrication process and VLSI circuit design entering into sub-micron and deep sub-micron era, circuits with high integration, high speed and high performance become the designers’ favorites. Interconnect delay, in place of gate delay, has already been the most important factor under the sub-micron and deep sub-micron process. To reduce the times in “design - verification - modification - re- verification” loop in design flow, and to reduce the design cycle and promote the performance in the meantime, interconnect delay must be thought over through the whole design flow. Therefore, both the current design models and the methodology encounter a big challenge. The aim in this thesis is to tackle these issues during floorplanning and placement before the final detailed routing. In order to improve the chip performance and routability, an initial placement is setup, and based on this placement, placement adjust