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第六章 存储器系统 §5.1 半导体存储器概述 一、存储器系统的层次结构 主存（内存）：位于“主机”内部的存储器，一般由半导体器件构成。特点是存取速度快、功耗低、但相对容量小。用来存放当前机器运行的程序和数据。 辅存（外存）：一般由光、磁材料构成。特点是容量大、相对成本低，但CPU不能直接对其读写。 三级存储器系统 二、半导体存储器的分类 三、存储器的主要技术指标 存储容量 存取速度 功耗 可靠性和工作寿命 存储容量 每一个存储芯片或芯片组能够存储的二进制位数或者所包含的字节总数。 表示方法：p×i pB（计算机中） 其中p为存储单元数，i为每个单元地址存放的二进制位数。p与地址线数量有关，i与数据线数量有关。 存取时间、功耗、电源 存取时间：CPU访问一次存储器（写入或读出）所需的时间。一般以ns 为单位。 功耗：每个存储单元所耗的功率（uw/单元） 每个芯片的总功率（mw/芯片） 可靠性和工作寿命 一、半导体存储芯片的结构 地址译码方式 静态随机存储器SRAM 2114芯片 1K×4。10根地址线，4根数据线，CS′为片选端，WE′为读写控制端，1为读，0为写 6116芯片 2K×8。 11根地址线，8根数据线，CE′为片选端，WE′为写控制端， OE′为读控制端 2732的工作方式 2732在产品开发中的应用步骤 §6.4　存储器与CPU的连接 一、连接时注意的问题 设计存储器系统时，先确定主存容量的大小、存储器芯片的容量和类型等。 在分配地址时，要将RAM、ROM分区域安排。 二、地址译码方式 数据线的连接 控制线的连接 地址线的连接 1．线选法 CPU的低位地址线接芯片的片内地址线； CPU的高位地址线接芯片的片选端。 特点：连接简单，不需另外的硬件电路，但会造成地址的不连续和重叠。 3．部分译码法 采用译码电路，但仅有CPU的部分高位地址线参加译码。 存储器连接的设计方法总结 数据线：对应相连（8位CPU） 控制线：对应相连（RD、WR） SRAM要接读写线；EPROM只接读控制线 地址线： 根据题意，列出所有芯片的地址分配表； CPU的低位地址线接芯片的片内地址线； 分析表中的高位地址，若是 一块芯片：遇 0 则用或（非）门；遇 1 则用与（非）门 多块芯片：采用译码器 DRAM芯片的应用 DRAM位扩展 DRAM字位全扩展 若CPU改用8088CPU,SRAM还用6116 地址: Y0接的芯片是 00000H ~ 007FFH Y1接的芯片是 00800H ~ 00FFFH 最大工作方式时: M/IO不要,G2A可接地, RD改为MEMR WR改为MEMW O O …. O O O O C B A G1 G2B G2A O O M/IO A19 A14 A13 A12 A11 A0 A10 RD WR A0 A10 OE WE CS CS Y1 Y0 D0 ~ D7 D0 ~ D7 D0 ~ D7 …. + 5V 74LS138 6116 6116 …. 图4-17 用1024×1位的芯片组成1K RAM的方框图 A0 ︰ ︰ A9 D0 ︰ ︰ ︰ D7 8 I/O 7 I/O 6 I/O 5 I/O 4 I/O 3 I/O 2 I/O 1 1024 × 1 I/O 地 址 线 数 据 线 位扩展 图4-18 用256×4位的芯片组成1K RAM的方框图 A8 A9 A0 ︰ ︰ A7 D0 ︰ ︰ ︰ D7 地 址 线 数 据 线 A0 CE 4 I/O A0 CE 3 256 × 4 A7 I/O A0 CE 6 I/O A0 CE 5 256 × 4 A7 I/O A0 CE 8 I/O A0 CE 7 256 × 4 A7 I/O A0 CE 2 I/O A0 CE 1 256 × 4 A7 I/O 译 码 器 字位全扩展 图4-19 用2114芯片组成4K RAM线选控制译码结构图 A9 ～ A0 D7 ～ D 0 A9 ～ A0