第五部分总线.pptVIP

2. 总线请求和响应引脚 HOLD 总线请求，高电平有效的输入信号 有效时，表示其他总线主控设备申请使用总线 HLDA（HOLD Acknowledge） 总线响应，高电平有效的输出信号 有效时，表示处理器已响应总线请求 总线释放：地址总线、数据总线及具有三态输出能力的控制总线呈现高阻状态 * 3. 其他引脚 RESET 复位，高电平有效的输入信号 有效时，将迫使处理器回到其初始状态 8086复位后，寄存器CS＝FFFFH，IP＝0000H CLK（Clock） 时钟输入，频率稳定的数字信号 处理器的基本操作节拍 频率的倒数是时钟周期的时间长度 * 5.3 8086的总线时序 处理器以统一的时钟信号为基准，控制其他信号跟随时钟相应改变，实现总线操作 每个时钟周期，进行不同的操作、处于不同的操作状态（State） T1 T2 T3 T4 8086处理器的基本总线周期：4个时钟周期 4个基本总线周期 读总线周期：存储器读和I/O读 写总线周期：存储器写和I/O写 * 5.3.1 写总线周期 完成对存储器或I/O端口的一次写操作 T1状态 输出20位存储器地址A19～A0 M/IO*输出高电平，表示存储器操作 或者M/IO*输出低电平，表示I/O操作 ALE输出正脉冲，表示复用总线输出地址 T2状态 输出控制信号WR*和数据D15～D0 T3状态 检测数据传送是否能够完成 T4状态 完成数据传送 示意图 * 写总线周期时序 返回 * 等待状态 处理器运行速度远远快于存储器和I/O端口 控制READY信号为低无效，不进入T4状态，插入等待状态Tw Tw状态：引脚信号延续T3时的状态 一个Tw状态的长度是一个时钟周期 在Tw的前沿，继续对READY进行测试 无效继续插入Tw；有效时转入T4状态 示意图 * 具有一个Tw的存储器写总线周期时序 返回 * 5.3.2 读总线周期 完成对存储器或I/O端口的一次读操作 T1状态 输出20位存储器地址A19～A0 M/IO*输出高电平，表示存储器操作 或者M/IO*输出低电平，表示I/O操作 ALE输出正脉冲，表示复用总线输出地址 T2状态 输出控制信号RD*，存储器或I/O端口发送数据 T3状态和Tw状态 检测数据传送是否能够完成 T4状态 获取数据，完成传送 示意图 * 读总线周期时序 返回 * 5.4 奔腾处理器引脚和时序 IA-32处理器具有多代、多款处理器产品 80386DX封装在一个132引脚芯片 80486DX是一个168引脚的芯片 Pentium具有237个引脚 Pentium Pro有387个引脚 2000年的Pentium 4更是达到了423个引脚 处理器的主要引脚——数据总线、地址总线和读写控制总线——几乎相同 后续Pentium产品的引脚不直接面向用户 * 5.4.1 引脚定义 Pentium采用237引脚的PGA封装 主要是168个引脚 数据信号 地址信号 读写控制信号 …… 其他引脚为数不少 电源正Vcc、电源负Vss（地线） 未连接使用NC等引脚 * 1. 数据信号 D63～D0（Data） 64位双向数据信号，通过存储总线与主存连接 外部设备采用32位数据信号 DP7～DP0（Data Parity） 8个偶校验位信号 数据信号每8位（1个字节）有一个偶校验位 写数据时，处理器生成偶校验位输出 读数据时，处理器检查是否符合偶校验 校验错，校验检测PCHK*低有效 不配置校验位,使校验允许PEN*高无效 无分时复用 * 2. 地址信号 A31～A3（Address） 高29位地址信号 BE7*～BE0*（Bank Enable） 8个字节允许信号，译码产生A0～A2 用于表示读写字节、字、双字或4字数据 AP（Address Parity） 地址输出时，产生偶校验位 APCHK*（Address Parity Check） 地址输入时，出现校验错，输出有效 * 3. 读写控制信号 ADS*（Address Data Strobe） 地址数据选通信号。低有效，指示总线周期开始 M/IO*（Memory/Input Output） 存储器或I/O操作信号 D/C*（Data/Control） 数据或控制信号 为高，数据存取；为低读取代码、中断响应等 W/R*（Write/Read） 写或读信号。写入为高，读取为低 BRDY*（Burst Ready） 猝发准备好输入信号 用于在总线周期中插入等待状态 * 5.4.2 总线周期 基本非流水线总线周期 由2个时钟周期T1和T2组成 T1周期：发出地址信号、控制信号等 T2周期：进行数据传送 猝发传送总线周期 从连续的存储单元中获取数据 在T1周期提供首个单元的地址 接着4个T2周期读取4个64位数据 2-1