VHDL语言的层次化设计.pptVIP

状态机的优化设计 不同的编程风格会有不同的效率，或使速度提高，或使占用资源减少。 在有些情况下需要在速度和占用资源上作出妥协。 有些设计需要很多的触发器，较少的乘积项，则用FPGA实现合适。 有些设计需要较少触发器，较多的乘积项，则采用CPLD 有时最优化设计并不是设计系统所最关注的，而是怎样缩短设计时间，提高代码的可读性 状态机的优化设计 传统的状态机设计中输出与状态关系 状态机的优化设计 使输出的就是用于表示状态的寄存器输出 1、由于状态寄存器不经过组合逻辑直接作为输出，可达到更快的速度。 2、但程序相对来说变得复杂 状态机的优化设计 state O1 O2 Idle 0 0 decision 0 0 read1 0 0 read2 0 1 Read3 1 1 Read4 1 1 write 0 0 state O1 O2 st1 St2 Q0 Q1 Q2 Q3 Idle 0 0 0 0 Decision 0 0 0 1 Read1 0 0 1 0 Read2 0 1 0 0 Read3 1 0 0 0 Read4 1 1 0 0 write 0 0 1 1 最简化状态 经过转换后的状态机图 One-hot Encoding 用n个触发器代表状态机的n个状态，每个状态都只会有一个触发器为‘1’。 优点：把当前状态机进行译码得到输出信号时,或者由当前状态转变到下一个状态时，需要的组合逻辑更少 缺点：需要更多的触发器 Moore状态机和Mealy状态机 Moore状态机的输出只与当前状态有关 Mealy状态机的输出与当前状态机及当前输入信号有关 层次化设计 详细地定义设计中的模块，使多个设计者之间并行工作 对于每个模块，便于减少错误和Debug 可对每个模块单独仿真 分阶段完成设计 库（Library） 已编译的数据集合 存放包集合、实体、构造体、和配置的定义 库的种类 VHDL 系统库 IEEE标准库 STD标准库 VHDL工作库-WORK库 存放当前正在设计的编译结果，比如其他成员的设计结果 厂家自定义库 Max+PlusII中有lpm库，定义了许多数字电路基本元件 包（Package） 在VHDL程序的Architecture中，定义的Type、Component、Function或其他的声明对于其他设计文件来说都是不可见的。 Package中定义的这些对于其他设计这是可见的。 Use library_name.package_name.item 如果想Package中所有定义都可见，则item用all来代替 包（Package） LIBRARY ieee; USE ieee.std_logic_1164.ALL; PACKAGE ram_constants IS constant width : integer :=8; END ram_constants; LIBRARY ieee; USE ieee.std_logic_1164.ALL; LIBRARY work; USE work.ram_constants.ALL; 元件（Component） 在上层设计文件中，下层的设计以Component的形式存在 LIBRARY ieee; USE ieee.std_logic_1164.ALL; PACKAGE my_package IS Component dflop is port( data_in,clock: in std_logic; data_out : out std_logic); end component; END my_package; LIBRARY ieee; USE ieee.std_logic_1164.ALL; LIBRARY work; USE work.my_package.ALL; Entity my_design is port ( data_in,clock: in std_logic; data_out : out std_logic); End my_design; Architecture a of my_design is Begin U1: dflop port map(d=data_in, clk = clock, q =data_out); End a; 函数（Function） 一般用于计算、类型转换、操作符重载 只能处理组合逻辑 参数均为输入模式 RETURN语句返回结果 内部语句顺序执行 可以在Package、process、architecture中定义或说明 能用在process中的语句都可以用在函数中 函数中不