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FPGA版图自动生成技术分析.pdf 60页

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创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知,除了文中特别加以标注和致谢的地 方外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 作者签名: 日期: 年 月 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定,有权保留并向国家有关部门或机构送交论文的复印件和磁 盘,允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 (保密的学位论文在解密后应遵守此规定) 作者签名: 导师签名: 日期: 年 月 日 万方数据 摘 要 摘 要 相对于Application-Specified Integrated Circuit (ASIC),在实现同样的逻辑功能 的情况下Field-Programmable Gate Array (FPGA) 需要更大的面积与功耗。这意味 着FPGA 对版图的面积利用率有着很高的要求,而人工设计的版图相对于CAD 软 件自动生成的版图有着极大的面积优势。因此目前商用 FPGA 的版图设计大部分 都是由人工来完成的,这个过程是非常耗时的。针对主流的基于SRAM 查找表的 岛型FPGA ,本文主要研究了其自动版图生成技术,主要内容如下: 针对目前最流行的岛型FPGA ,分析了典型的逻辑单元和布线资源等的电路结 构。这些逻辑块与可编程开关电路在 FPGA 中的逻辑核心中会反复出现。为了提 高 FPGA 的性能减小面积和功耗,需要仔细考虑这些单元电路在实际芯片中的表 现。在完成了电路的设计之后,根据标准单元的开发流程设计了单元的电路版图。 这为后面使用标准的后端工具来进行布局布线以生成FPGA 的Tile 版图乃至整个 FPGA 的版图提供了基础。 为了适应于FPGA 自动版图生成,提出了可构成逻辑核心的重复Tile 结构。 探索了 Tile 单元电路为了能够方便复制拼接的一些考虑。在确定电路和逻辑上的 一些限制之后,复制拼接Tile 形成整个FPGA 的版图才能够成为可能。为了简化 版图自动化生成的工作,谨慎分析并选择了 FPGA 的各项架构参数以提高效率。 详细阐述了采用的逻辑块结构及环绕其的可编程布线结构,然后从整体上考虑了 FPGA 应采取的规模的大小、布线通道的宽度和连接盒的设计等问题。有了这些信 息后提出了“结构化语言描述”的方式完成了对 Tile 网表的生成,最后用商业后 端工具完成了Tile 版图的自动生成工作。 在生成了核心Tile 逻辑后,本文研究了支撑FPGA 的外围电路设计,包括对 于其中最重要的SRAM 单元进行配置的编程器电路,因为其是由标准数字逻辑来 构成的,使用了Verilog 硬件语言描述的方式完成了逻辑实现,并采用半定制的后 端设计流程进行了综合、布局布线等步骤生成了版图。然后讨论了提

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