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用VHDL程序设计一个 十六进制计数器
1﹑用VHDL程序设计一个带有计数使能（ENA）和清零（CLR）的十六进制计数器
要求：设计思想﹑源程序﹑RTL图﹑波形图
源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_SIGNED.all;
USE IEEE.STD_LOGIC_ARITH.all;
ENTITY CNT16 IS
PORT( CLK: IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CARRY_OUT: OUT STD_LOGIC );
END CNT16;
ARCHITECTURE ONE OF CNT16 IS
SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,CLR,ENA)
BEGIN
IF CLR='1'THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK ='1' THEN--检测时钟信号的高电平
IF ENA = '1'THEN IF CQI = "1111" THEN
CQI<="0000"; CARRY_OUT<='1';
ELSE
CQI <= CQI+'1';
CARRY_OUT<='0';
END IF;
END IF;
END IF;
END PROCESS;
CQ<=CQI;
END ONE;
RTL图：
波形图：
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