现代微波频率合成器技术讲座讲义.ppt

五、主要杂散与跳频时间 鉴相杂散——IN-PLL-FS的最主要杂散； 分数杂散——FN-PLL-FS的最主要杂散； 跳频时间τ——环路带宽wn 增加， τ减小，但上述两种杂散会增加 ； PLL FS的跳频时间一般数十μs以上；具有快锁模式的 PLL-FS IC 其跳频时间可做到25 μs； wn选取原则： （IN-PLL） （FN-PLL） 六、采用电压输出型PD的频率合成器 无阻尼振荡频率 阻尼系数 图二十三 理想二阶PLL 频率合成器 应用：* PLL FS IC的典型产品——PE3236 *模拟PLL：采用分立的PFD，其底噪可低至-230dBc/Hz以下； 七、分数分频锁相频率合成（FN-PLL-FS） ——PLL FS主流技术之三 公式： M——模数 ； 分子取值： ； 步长： 原理：吞脉冲技术的变通应用，变模值为N/N+1 图二十四 特点：* 步长fPD，实现了细步长，但并未降低相噪(仍用22页公式)； * 分数杂散出现，可能很靠近主谱线（距主谱最近值为 ） 图二十五 某FS-PLL-FS的分数杂散实例 *具有快锁功能的FN-FS，可实现τ20μs； *有各种减小分数杂散的措施与专利，主要技术：Σ-Δ调制； *单片FN PLL FS 已可工作在8GHz 第五章 直接数字频率合成（DDS） 一、DDS基本原理 DDS基本思想：从相位概念出发来完成数字波形合成； 图二十六 DDS基本原理框图 原理： 信号周期相位为2π，每个时钟相位累加一次；最小相位增量 完成2π相位（一周期）经过的时钟个数 FCW=k 时，每次累加相位增量 ∴ DDS输出信号的周期 输出频率 二、DDS的特点 1、低相位噪声 *DDS实为特殊小数分频器； *近端相噪由时钟相噪决定，在DDS底噪之上还可因分频而优化； *DDS底噪可低达-150dBc/Hz，它决定了DDS输出的远端相噪。 2、输出频率不高（Niquist准则）工程上， ， 已高达数GHz； 3、杂散复杂 杂散指标与输出带宽有关，可用分段滤波抑制杂散。 4、快跳频，相位连续跳频 全并口时，可小于100ns，控频码经数据处理输入时，可达μs量级。 分辩率： 图二十七 AD9858杂散与输出带宽的关系 使用体会： * 高杂散常出现在 附近 越小于 fc *正确选取输出频段，可减小杂散； *改变 fc， ，可有意外收获； ，杂散越小； * 第六章 微波频率合成方案综述 一、跳频源 1、基本PLL方案 （1）采用IN-PLL-FS芯片 图二十八 整数分频基本环频率合成框图 （2）采用FN-PLL-FS芯片 图二十九 分数分频基本环频率合成器框图 2、混频PLL方案（M/N环，相加环） （1）PLL内下混频 图三十 PLL内下混频方框图 *杂散输出相对下面的方案较少，但需要VCO的频率高，VCO指标差些。 *要注意本振泄漏，产生杂散。 (2)PLL外上混频 图三十一 PLL环外上混频方框图 * 因混频器在PLL外，输出杂散因而很多，要认真分析，避免在带内出现； * VCO频率低，其相噪指标较高，成本可能低些。 图三十三 DDS+PLL常用方案 输出： 特点：细步长，跳频时间长，DDS的输出在PLL带内杂散恶化 (2)PLL内插DDS 图三十四PLL内插DDS方案 输出： 特点： * 细步长，DDS输出可为窄带，杂散较小； 为定值时，因跳频步长较小，可实现较快频； 变化可实现宽带输出 4、DDS+PLL方案 (1)DDS作为PLL参考源 * * (3)DDS作为PLL的程序分频器 输出： 特点：细步长，低相噪，但 图三十五 作PLL的程序分频方案 5、多PLL频率合成 仪器中常用。例：HP8662A，7个PLL， 例一：用分频产生低位环 图三十六 双PLL方案一 输出： 特点：细步长，但倍频值仍不大。 例二：低位环用较小的fPD 输出： 二、点频源 1、所有跳频源均可实现点频源； 2、采用PLL方案时，用高Q VCO——VCXO，CRO，DRO； 3、晶振倍频/倍频链 图三十六 双PLL方案一 第七章 设计实例 输入参考： ，TCXO； 输出频率： 步