level shifter 电平转换原理 基础.doc

电平转换精要-输出信号应有对应电平的输入信号 Gene Warzecha, 应用工程经理 Maxim公司 在电子设计中，电平转换器能使I/O电压不同的器件建立通信。多年前，I/O的电压通常是匹配的，因为大多数处理器和逻辑器件的工作电压都是5V。当3.3V电压的器件出现后，它们也可以兼容5V电压。但现在，伴随着高级工艺的发展，电子设计要能兼容许多更低的I/O电压。 芯片设计者能运用特殊的设计技术使I/O的电压“升高”，但是这些技术会降低生产量，降低品质，增加功耗。此外，处理器或者其他器件需要由不同的电源供电，每个电源都要兼顾其应用和特殊的I/O电压。因此，受器件设计差别和多个供电电源的影响，需要相互通信的两个器件可能不能直接通信，因为每个器件有不同的工作电压。而逻辑电平转换器可以帮助解决这个问题。 理想的逻辑电平转换器（LLT）能在1Hz至 1GHz之间正常工作，驱动漏级开路信号像驱动COMS推挽信号一样容易，也能很轻松的驱动长电缆。但是逻辑电平转换器不是理想器件，一定存在功能上的妥协，因此电平转换器供应商会提供各种样式的转换器以满足不同种类的应用。 逻辑电平转换器基础 一个主动双向电平转换器有两种基本组成结构，其中一种如图1所示。通过管（Pass FET，下文同）的每一边都有一个上拉电阻，门级连接到Vbias（通常是Vcc1和Vcc2中较低的那个电压）。如果任何一个I/O电压（Vi或者Vo）连接到地电平，这会使正电压Vgs打开FET，同时驱动另一侧I/O电压降到地电平。如果没有I/O电压为低（两个都悬空），由于上拉电阻的作用，I/O的电压为各自的供电电压（Vi或者Vo）。 关于这个电路的一些重要结论： 输出信号的下降时间（fall time）主要由驱动器的强度，通过管的导通电阻和信号线的寄生电容决定。 输出信号的上升时间（rise time）主要由输出端的上拉电阻和信号线的寄生电容决定-假设通过管是即刻关闭的（事实并非如此，为方便此处讨论我们做此假设） 输出端低电平电压总比输入端的低电平电压高，这是欧姆定律决定的。因存在通过管的导通电阻和流经通过管的漏电流（就是说，漏电流加上Ro的上拉电阻的电流）。 输出的高电平电压等于上拉电阻连接的供电电压。 图示1的通过管的电阻值可根据应用的需要进行相应的选择。高阻值的导通电阻能加速器件响应，因为高阻值可隔离由输入引入的输出电容。另一方面，当信号电平为低的时候，低阻值导通电阻有利于使输出更接近于地电平，同时可使用阻值更低的外部上拉电阻。 图1示的电路可使用“boost”或者“one-shot”电路进行加速，这可使信号在器件开始工作很短的时间间隔内，即配置到相应的电压域（图示2）。当输入电压升高至某一门限电平时，上升时间加速器就会打开，它会在一个短延时（约35ns）后关闭或者响应某一个输出电平后关闭。注意：加速电路在一个短延时后关闭，所以无助于源出或者吸入外部电流。 如前文所述，图2所示的输出电压总是高于输入电压，但这个规律在某些情况下未必成立。比如一个弱的电路驱动，不能自始至终拉低输入至地电平，或者两个电源电压的压差可能特别的大。无论是何原因，图3所示的电路都能转化推挽信号电平，它输出的低电压能够低于输入电压。它包含有3个主要元件：端到端缓冲，输出电阻，和上升时间/下降时间加速器。 这个逻辑电平转换器并不兼容漏极开路的信号，通常不能很好的响应带有上拉电阻或者下拉电阻的I/O信号线。如果需要上拉电阻或者下拉电阻，它们至少要10倍的大于其内部到器件的串联电阻。内部串联电阻相当于给外部驱动器增加了一个负载。对一些器件而言，内部串联电阻只有5K欧姆，所以相对容易克服，但是其他器件的小阻值的串联电阻会为外部驱动器生成一个巨大的负载。 布线对电平转换器的影响 电平转换器的内部电路-尤其是加速电路-要求有良好的外部信号布线，因为加速器是由转换器所侦测的输入电平触发的，在输入端过多的振铃信号会因加速器被无意激活而破坏传输的数据。 一个常见的错误概念是一个100Mbps的转换器在DC到100Mbps范围内都有效。这只是部分的正确。一个100Mbps的转换器，如MAX13030E能够将转换信号速率降低到10Kbps，假设布线能够满足高速信号的要求（低电感和低电容）。但实际上，即使使用高速电平转换器件处理32Khz的时钟信号，不良的布线会引起信号振铃和信号劣化，那转换也可能会遇到问题。 为应用选择适合的电平转换器 一些电平转换器件较其他器件更加适合某种应用。这些应用主要根据两大总线类型分类--漏极开路型和CMOS推挽型。漏极开路总线有如下的特点： 低速，通常小于1Mbps 更高的电容（~100pF） 较慢的上升时间 大多数漏极开路总线速度慢于其他类型，因为他们在高边没有主动型驱动器。下降时间很快，但主导上升时间