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共24页 共24页 * * ISE 软件的运行及ModelSim 的配置 共24页 * * 创建一个新工程 * 共24页 * * 共24页 * * 共24页 * 创建一个计数器源文件 * 共24页 * 利用计数器模板向导生成设计 * 共24页 * * 共24页 * 创建Testbench 波形源文件 * 共24页 * 仿真时间参数的设置 * 共24页 * 波形文件 * 共24页 * 设置输入仿真波形 * 共24页 * 代码覆盖率统计结果 * 共24页 * 生成预期输出响应 * 共24页 * 转换（Translate ）后仿真 转换是将 HDL 描述转换为 RTL 描述，转换后仿真可以认为是 RTL 级仿真，而且仅仅是逻辑仿真，在仿真中不包含任何的器件、时延等信息，仅仅用于验证设计转换为 RTL 级描述后是否满足功能要求。 * 共24页 * 映射（Map）后仿真 在综合阶段，设计文件按照约束文件与 Xilinx 的原型库联系起来，映射（Map）则是将当前设计映射到具体器件的特定逻辑单元以及特定的工艺，所谓特定的逻辑单元是 FPGA 中的基本的逻辑块，所谓工艺是 FPGA 的制作工艺，因此，映射后仿真是将设计实现到具体器件具体逻辑单元具体工艺后进行的逻辑仿真，类似于我们制作 PCB 时画完原理图后进行的仿真，此时的仿真已经考虑到了器件延时，由于没有布线，因此，连线的长度等信息就不能知道了，故此时的仿真是仅仅考虑到逻辑单元延时的仿真，而没有考虑到连线的电容、电阻、长度等信息。在亚微米（0.35 微米）以上的工艺中，连线的延时可以不太重视，而在深亚微米工艺中，连线的影响就不可小看了，为了保证深亚微米设计的成功，需要在布局布线前对设计进行时序仿真，这时候修改错误对设计进度的影响要小很多。 * 共24页 * 有了映射后仿真为什么还需要转换后仿真呢？ 许多 EDA 工具只能认识 RTL 描述，而人们习惯使用高级的 HDL 描述，这就需要转换，如果转换后的 RTL 描述是错误的，那么后续的过程还有什么意义呢，故还是需要进行转换后仿真的，尽管一般转换阶段不会发生什么错误。 * 共24页 * 布局布线（PlaceRoute）后仿真 为进行布局布线后仿真，首先要进行布局布线，类似于我们对 PCB 的布线，之后要进行参数提取，提取出互连线的长度、电阻、电容等信息，然后就可以根据这些信息进行仿真了，这时候的仿真中包括了器件本身的延时和互连线的延时等等部分，这种仿真也最近似实际情况。 * 共24页 * 仿真生成的预期输出 * 共24页 * 共24页 共24页 * *