集成电路设计CADEDA工具实用教程4-DRC_LVS_post_simulation.pptVIP

Using Calibre DRC (4) 点击setup-select checks 给出rule file中所有的rule，可以旋转某些rule不做check 由rule file定义的groups可选择某些group不做check 下方显示rule的解释 * */100 Using Calibre DRC (5) Run Calibre DRC的相关option，可决定是否以64bit或多台server执行，一般不改变预设值 * */100 Calibre RVE Click坐标，可立刻在layout view中显示出error的边界 显示DRC找到的所有违反DRC rule的error 违反rule的解释 * */100 Calibre DRC Report Debug 将error更正后，重新run DRC，直到没有Error为止。也可以看summary report中，rule check result statistics栏有没有违反的rule。 * */100 Introduction to Antenna Problems CT与有源区栅面积 VIA与有源区栅面积 累积Metal与有源区栅面积 有二极管保护的累积Metal与有源区栅面积 保护管面积大小对天线效应的影响 * */100 Layout vs. Schematic Check 检查版图与电路设计的一致性 执行LVS前应先完成DRC Tape-out之前LVS结果应该是Error-free LVS的正确性依赖于TEXTlabel的正确对应 更正LVS的错误需要有耐心 * */100 Layout Versus Schematic * */100 Process Flow for Calibre LVS * */100 Using Calibre LVS (1) * */100 Using Calibre LVS (2) 输入Calibre LVS的rule files 输入run Calibre LVS的文件夹 可指定run Hierarchical或Flat模式，layout与source的形式可以为netlist vs. netlist或GDSII file vs. netlist 输入layout file，或导入layout view使其自动生成。 * */100 Using Calibre LVS (3) 输入Source file格式，可谓netlist或从Schematic viewer import，通常自动生成， 注意model name的一致性， * */100 选择命令－geomGetEdge 根据边或边的一部分与其它边或图形的关系来选择。首先要指出包含所需输出边的输入层，然后，你可以使用操作符来选择所需的边。 ngatel=geomGetEdge(ngate coincident poly) * */100 版图提取文件 上面已经提到，通过DRC的版图还需要进行LVS也就是版图和线路图比较。实际上就是从版图中提取出电路的网表来，再与线路图的网表比较。那么第一步就是描述提取的规则，也就是写diva的extract文件。 * */100 版图提取文件的编写步骤 1、Extract文件中首先要进行的是层次定义，它一般分为三个步骤：识别层定义（recognition layer） 终端层定义（terminal layer） 伪接触层定义（psuedo_contact layer） 2、定义层次间的连接关系，使用geomConnect语句将版 图间的不同层次连接起来，构成完整的网表。 3、使用measureParameter语句进行器件尺寸测量，。 4、使用saveInterconnect 这个命令把连接的层次写到提取出来的网表中，以便在做LVS时，可以与线路图中的网表互相对比。 5、使用saveRecognition 这个命令将提取产生的可以识别的图形保存下来。 版图提取文件实例 * */100 版图提取语句介绍 geomConnect语句 extractDevice语句 measureParameter语句 saveRecognition语句 * */100 geomConnect语句 使用geomConnect语句将版图间的不同层次连接起来（一个extract文件只能有一个geomConnect语句），构成完整的网表。 geomConnect（ v