数字逻辑第5章异步时序逻辑电路.ppt

第5章 异步时序逻辑电路 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 异步时序逻辑电路  5.1 异步时序逻辑电路结构模型 第5章 同步时序逻辑电路  5.2 脉冲异步时序逻辑电路的分析和设计 第5章 同步时序逻辑电路  5.2.1 脉冲异步时序逻辑电路的分析 第5章 同步时序逻辑电路  5.1 脉冲异步时序逻辑电路的分析 第5章 同步时序逻辑电路  5.1 脉冲异步时序逻辑电路的分析 第5章 同步时序逻辑电路  5.1 脉冲异步时序逻辑电路的分析 第5章 同步时序逻辑电路  5.1 脉冲异步时序逻辑电路的分析 第5章 同步时序逻辑电路  5.1 脉冲异步时序逻辑电路的分析 第5章 同步时序逻辑电路  5.1 脉冲异步时序逻辑电路的分析 第5章 同步时序逻辑电路  5.1 脉冲异步时序逻辑电路的分析 * 5.1 异步时序逻辑电路的结构模型与分类 5.2 脉冲异步时序逻辑电路的设计和分析 5.2.1 脉冲异步时序逻辑电路的分析 5.2.2 脉冲异步时序逻辑电路的设计 5.3 电平异步时序逻辑电路 5.3.1 电平异步时序逻辑电路分析 5.3.2 电平异步时序逻辑电路的竞争 5.3.3 电平异步时序逻辑电路设计 同步时序逻辑电路在数字系统中获得了广泛的应用。但是，在某些场合采用同步时序逻辑电路并不合适。 例如，1、电路的外部输入是随机变化的信号，2、电路没有统一的时钟信号，3、希望时序逻辑电路有较高的工作速度。 在这种情况下，往往采用异步时序逻辑电路。 5.1异步时序逻辑电路的结构模型 同步时序逻辑电路的基本特点是电路有统一的时钟信号，只有当时钟信号出现时，电路状态才发生改变，变化后的状态一直保持到下一个时钟信号出现。 异步时序逻辑电路没有统一的时钟信号，电路状态的转换由外部输入信号的变化直接引起。 异步时序逻辑电路的外部输入信号也有两种形式：脉冲信号和电平信号。因而异步时序逻辑电路有脉冲异步时序逻辑电路和电平异步时序逻辑电路两种。 图5-1给出了异步时序逻辑电路的两种结构模型。 5.1异步时序逻辑电路的结构模型 在图5-1 a 中，存储电路部分由触发器组成，触发器可以带时钟控制端，也可以不带时钟控制端。使用时钟控制端触发器时，每个触发器的时钟端作为一个独立输入端来处理。也就是加到触发器时钟端的时钟信号作为激励信号，而不像同步时序逻辑电路时钟信号是同步信号。 在图5-1 b中，存储电路由延迟元件组成。在异步时序逻辑电路中延迟元件不是外加的元件。如图所示，当电路的输入信号发生变化，它的外部输出端产生相应的输出信号。由于在结构上异步时序逻辑电路有反馈存在，这个输出信号反馈到电路的输入端，电路又进行逻辑运算，又使外部输出端产生相应的输出信号。电路进行一次逻辑运算需要用时间。延迟元件是反馈电路逻辑运算时所用时间的一种抽象。 在图中，x1,…,xn 称为输入信号； y1,…,yr称为二次信号或者二次状态。 Y1，…,Yr称为激励信号或激励状态。 Z1,…,Zm称为外部输出。 在异步时序逻辑电路中，没有公共的时钟信号起同步作用，电路状态的改变都是由外部输入直接引起的。由于组合电路和存储电路有反馈连接，因此，外部输入和二次状态经组合电路形成激励状态和外部输出，而激励状态经存储电路形成新的二次状态又作为组合电路的输入