412基于页表和快表的地址转化.pdfVIP

CH4.12 基于页表和快表的地址转化 4.12 地址变换机构 1. 基本的地址变换机构 图4-4-2分页系统的地址变换机构 2. 地址变换过程  例如指令LOAD 1,2500 的地址变换过程如下： 地址变换过程（续）  把虚拟地址2500转换成页号P=2 ，位移量W=452 ；  如果页号2大于页表大小，则中断；否则继续；  页号2与页表起址1000运算 （1000+2*20 ，设页描述子大小 为20）得到页描述子地址为1040；  从页描述子中读取块号8 ；  根据页描述子的 “存取控制”判断该指令是否被允许访问内 存，如果不允许，则中断；否则继续；  块号8与位移量452运算 （8* 1024+452=9644 ，1024为页面 大小）得到物理地址9644 ；  把物理单元9644的数据取到寄存器1。 3.管 理 1)页表：系统为每个进程建立一个页表，页表给出逻辑页号和 具体内存块号相应的关系 页表放在内存，属于进程的现场信息 2)空块管理——位示图 3) 内存的分配与回收 内存的分配  计算一个作业所需要的总块数N  查位示图，看看是否还有N个空闲块  如果有足够的空闲块，则页表长度设为N ，可填入 PCB中；申请页表区，把页表始址填入PCB  依次分配N个空闲块，将块号和页号填入页表  修改位示图 4.快表  当读/写数据时，必须访问两次主存：  第一次按页号读出页表中相应栏内容的块号；  第二次根据计算出来的绝对地址进行读/写；  解决方法：利用高速缓存 4.快表（续） 引入快表的目的：提高地址的映射速度； 原因：CPU的指令处理速度与内存的指令的访问速度差 异很大，CPU速度得不到充分利用； 解决：在CPU中使用高速缓存 （Cache） Cache存在于CPU 与内存 （SRAM ）之间，可以匹配 CPU处理速度和内存的访问速度。 4.快表（续） 为了解决这个问题人们采用一组硬件寄存器 （高速缓冲 寄存器），存放当前访问过的页的页描述子。 每次访问主存时，首先查找快表，若找到所需的页描述 子，则快速形成物理地址。否则从页表中查找后形成物理地 址，同时把页描述子写入快表。 如果设计得当，快表的命中率可以很高。 具有快表的地址变换机构 内存，全部页 部分活跃页 图4-4-3 具有快表的地址变换机构 关于快表效率的量化 假定访问主存时间为100毫微秒，访问相联存储器时 间为20毫微秒，相联存储器为32个单元时快表命中率可达 90% ，按逻辑地址存取的平均时间为： （100 ＋20）×90% ＋(100+100+20)×(1-90%) ＝130 毫微秒 比两次访问主存的时间100毫微秒×2+20 ＝220毫微秒 下降了四成多。 两级和多级页表（阅读部分） 现代的大多数计算机系统，都支持非常大的逻辑地址空 间(232~264)。页表就变得非常大，要占用相当大的内存空间。 可采用两个方法来解决这一问题： ① 采用离散分配方式来解决难以找到一块连续的大内存空 间的问题： ② 只将当前需要的部分页表项调入内存，其余的页表项仍 驻留在磁盘上，需要时再调入。 1. 两级页表 逻辑地址结构可描述如下： 图4-4-4 两级页表结构 虚拟地址 目录位移 页表位移 页位移 页目录（每进程一个） 页表 内存块 块号 + 页表地址 + 代码或数据 . .