04-第4章 常用组合逻辑功能器件(167)-删减后.ppt

4.2 编码器 4线—2线编码器电路图： 4.2.2 二－十进制编码器 优先编码器74148逻辑电路图 用四片74148构成一个32线—5线编码器 第0片 0-7 000 – 111 第1片 8-15 1000 – 1111 第2片 16-23 10000 – 10111 第3片 24-31 11000 – 11111 4.3 译码器/数据分配器 4线—10线译码器逻辑表达式： 4线—10线译码器逻辑图 例：1线—4线数据分配器 1线—4线数据分配器功能框图 4.3.5显示译码器 3. 显示译码器设计 a的卡诺图 b的卡诺图 c的卡诺图 d的卡诺图 电路图 4. 通用七段显示译码器集成电路 常用的七段显示译码器集成电路有7446、7447、7448、7449和4511等。下面重点介绍七段显示译码器7448。 4.3.6 译码器应用举例 数据选择器通道扩展： 741518选1数据选择器 解: 结果： 4.5 算术运算电路 (2) 超前进位加法器 电路分析： Y-GEN和C-GEN逻辑电路 将上述运算求得的MUX、LU、AU电路连接，可得到一位ALU；将多位ALU和C－GEN连接，可完成多位ALU电路设计。 ALU集成电路74LS/HC382 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY full_adder IS PORT( a,b,cin: IN STD_LOGIC; s,co: OUT STD_LOGIC); END full_adder; ARCHITECTURE str OF full_adder IS 下面全加器的设计思路为：利用已有的半加器相连接， 构成全加器。（另要使用一次或运算） 2. 全加器的VHDL描述（略） 全加器公式： s=a⊕b⊕cin co=(a⊕b)cin+ab COMPONENT half_adder PORT ( a,b: IN STD_LOGIC; s,co: OUT STD_LOGIC); END COMPONENT; SIGNAL u0_co,u0_s,u1_co: STD_LOGIC; BEGIN u0:half_adder PORT MAP(a,b,u0_s,u0_co); u1:half_adder PORT MAP(u0_s ,cin,s,u1_co); co = u0_co OR u1_co; END str; 半加器公式： s=a⊕b co=ab u0_s=a⊕b, u0_co=ab s=u0_s⊕cin, u1_co=u0_s·cin 全加器公式： s=a⊕b⊕cin co=(a⊕b)cin+ab （略） COMPONENT 元件名 PORT 说明； --端口说明 END COMPONENT； 元件描述语句： 元件例化语句： 标号名：元件名 PORT MAP (信号，…) u0:half_adder PORT MAP(a,b,u0_s,u0_co) 位置映射： 名称映射： u0:half_adder PORT MAP(a＝a,s=u0_s, co=u0_co,b=b) （略） LIBRARY ieee ; USE ieee.std_logic_1164.all; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY bcdadder IS PORT ( cin : IN STD_LOGIC ; op1,op2 : IN UNSIGNED(3 DOWNTO 0); sum : OUT UNSIGNED(3 DOWNTO 0); co : OUT STD_LOGIC); END bcdadder; 3. 一位8421 BCD码加法器的VHDL描述（略） 算法:用二进制加法器,结果9就加6；结果4位→sum,进位→co ARCHITECTURE behavior OF bcdadder IS CONSTANT adjustnum : UNSIGNED:=“110”; --定义一常量:整数型,值为6 SIGNAL binadd,result : UNSIGNED(4 DOWNTO 0); --定义一个信号binadd,以保存两数二进制相加的和； --result用于暂存和值的BCD码。 BE