可测性设计内容.ppt

可测性设计Design for Testability  目录 一 可测性设计引言 二 可测性设计的重要概念 三 边界扫描测试 可测性设计引言 微电子学迅速发展 集成电路规模迅速膨胀 电路结构越来越复杂 芯片管脚封装的密度越来越高 可测性设计简介 大量故障变的不可测，因此过去由设计人员根据所完成的功能来设计电路，而测试人员根据已经设计或研制完成的系统和电路来制定测试的方案的传统做法已不适应实际生产的要求。 功能设计人员在设计系统和电路的同时，必须考虑到测试的要求，即衡量一个系统和电路的标准不仅有实现功能的优劣，所用器件的多少，而且还要看所设计的电路是否可测，测试是否方便，测试码生成是否容易等问题。 ——这就是所谓的可测性设计 可测性设计的重要概念 可测性设计 DFT（Design for Testability) 有三类方法：a、Ad hoc 测试 b、基于扫描的方法 c、BIST（Built in Self Test） Ad hoc 测试：即专项测试，按功能基本要求设计电路，采取一些比较简单易行的措施，使他们的可测性得到提高 SCAN扫描测试：Full Scan、 Boundary Scan 和 Partial Scan 内建自测试 BIST：是指利用设备内部具有自检能力的硬件和软件来完成对设备检测的一种方法，这些硬件和软件是设备的一个组成部分，称为机内自测试设备。 可测性设计的重要概念 可测性 Testability = Controllable + Observable Controllable 可控性 指能够对电路中每个内部节点进行复位和置位的能力 Observable 可观性 指不论用直接还是间接的方式都能观察到电路中任一个内部节点状态的能力 可测性设计的重要概念 测试矢量与测试码自动生成(ATPG) （Automatic Test Pattern Generation) 测试矢量是每个时钟周期应用于管脚的用于测试或者操作的逻辑1和逻辑0的数据 测试码生成方法——穷举法、功能定义法、ATPG、人工编码、故障模拟等 ATPG，即测试码自动生成，是根据逻辑电本身的结构用算法自动生成测试码 可测性设计的重要概念 故障覆盖率 F（Fault Coverage）= 检测到的故障数 / 2 × 内部节点数 F是随不同的假定故障而变化的 可测性设计的重要概念 可测试性设计的目标 无冗余逻辑:逻辑实现存在冗余会增加测试生成的复杂性 增加集成电路的可控制性和可观性:随着集成度提高,晶体管数、引线数比例上升,这已成为提高电路可测试性的最根本措施 使测试码生成更容易 有利于提高测试集的质量:包括故障覆盖率、测试集规模、实际测试时间等 电路的附加部分对原来电路的性能影响应尽可能少。可测试性设计都会增加额外测试电路,使芯片面积下降、速度下降,通常芯片面积可能会增加10%～20% 边界扫描技术 内部扫描设计技术有两种： 全扫描技术，将电路中所有的触发器用特殊设计的具有扫描功能的触发器代替，使其在测试时链接成一个或几个移位寄存器； 部分扫描技术，只选择一部分触发器构成移位寄存器，降低了扫描设计的硬件消耗和测试响应时间。 边界扫描测试方法于1990年成为IEEE的标准，即IEEE Std 1149.1-1990，目前最新的版本为IEEE1149.1-2001[2] 。该标准由JTAG（Joint Test Action Group）组织制订。边界扫描测试技术的基本思想是从集成电路本身的测试性设计入手，解决数字电路板的测试问题。 边界扫描技术 边界扫描结构定义了4 个基本硬件单元: 测试存取口( TAP) 、TAP 控制器、指令寄存器和测试数据寄存器组。 TAP 一般包括4 条测试总线: 测试数据输入总线( TDI) 、测试数据输出总线( TDO) 、测试模式选择总线( TMS) 和测试时钟输入总线( TCK) 。还有一个可选择的测试复位输入端( TRST3 ) 。 TAP 控制器是边界扫描的核心部分,整个测试逻辑都是由它按一定顺序调用的。在测试时钟TCK的作用下,从TDI 加入的数据可以在移位寄存器链中移动进行扫描。 边界扫描技术 边界扫描单元电路 TDI TDO TCK TMS 边界扫描技术 边界扫描电路（Boundary Scan） 边界扫描技术 数字电路板使用边界扫描测试方法有三个前提条件： 电路板上使用的集成电路（IC）支持边界扫描标准IEEE1149.1（目前ALTERA、XILINX和 LATTICE的主要系列的大规模可编程逻辑集成电路都支持IEEE1149.1 ） PCB上的IC按照测试性设计要求形成边界扫描链（即对数字电路板进行可测试性设计 ） 有支持边界扫描测试功能的软件系统