基本逻辑电路vhdl设计.pptxVIP

5.1 组合逻辑电路设计;【例】基本逻辑门电路的VHDL描述 LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY gate IS PORT (a, b: IN STD_LOGIC; y1，y2,y3,y4,y5,y6: OUT STD_LOGIC); END; ARCHITECTURE one OF gate IS BEGIN y1=a and b; --构成与门 y2=a or b; --构成或门 y3= not a ; --构成非门 y4=a nand b; --构成与非门 y5=a nor b; --构成或非门 y6=not(a xor b); --构成异或非门 END;; 在数字系统中，常常需要将某信息变换为某一特定的代码。把二进制码按一定的规律进行编排，使每组代码具有特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。 编码器是将 2N 个分立的信息代码以N个二进制码来表示。;输入;LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY encoder8_3 IS PORT (i: IN STD_LOGIC_VECTOR (7 downto 0) ; y: OUT STD_LOGIC_VECTOR(2 downto 0)); END; ARCHITECTURE one OF encoder8_3 IS BEGIN Process (i) is begin case i is; when =y=“000”; wheny=001; wheny=010; wheny=011; wheny=100; wheny=101; wheny=110; wheny=111; when others=y=000; end case; end process; end process; end;; 8线-3线编码器功能仿真波形图 ; 译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号。具有译码功能的逻辑电路称为译码器。;1) 3-8译码器; ; ; ; ; 7段数码显示译码电路是一个组合逻辑电路，通常的小规模专用集成IC，如74系列或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。 ;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED_SEG IS PORT (A: IN STD_LOGIC_VECTOR (3 DOWNTO 0); LED: OUT STD_LOGIC_VECTOR (6 DOWNTO 0) ) ; END; ARCHITECTURE one OF LED_SEG IS BEGIN PROCESS ( A ) BEGIN;CASE A IS WHEN 0000 = LED = 0111111 ; --显示“0” WHEN 0001 = LED = 0000110 ; --显示“1” WHEN 0010 = LED = 1011011 ; --显示“2” WHEN 0011 = LED = 1001111 ; --显示“3” WHEN 0100 = LED = 1100110 ; --显示“4” WHEN 0101 = LED = 1101101 ; --显示“5” WHEN 0110 = LED = 1111101 ;