主存储器与存储体系.pptxVIP

第 4 章 主存储器与存储体系;重点难点 存储器芯片的原理、主存的容量扩展技术。 cache的工作原理. Cache的存储器组织:存储映象与地址转换 ;4.1　存储器概述;二.存储器的分类;三. 主存储器概述;2、 主存储器分类;3、主存储器的主要技术指标;（3） 存储周期时间（又称读/写周期，或访问周期） 　　　CPU连续启动两次独立的存储器操作所需间隔的最小时间。（目前一般存储器可达几纳秒（ns）） ;问题： 1.如何完成存储器的读操作？ 2.如何完成存储器的写操作？;读（取）操作 ：从CPU送来的地址所指定的存  储单元中取出信息，再送给CPU。;5.主存储器的基本结构;四.存储系统层次结构;;2.主存-辅存层次;4.2 读/写存储器(随机存储(RAM));存储信息原理;一、SRAM 1、六管静态基本存储电路（P107图4.2） (1)为什么说六管静态基本存储电路是利用双稳态触发器来保存信息？ (2)如何写“0”？如何写“1”？ (3)T5、T6管的作用是什么？ ;;;※写操作※;2. 16X1位静态存储器结构图;　T1~T6:存储单元（1bit） 　16个存储单元排列成4*4矩阵的形式，每个存储单元被连接到不同字线、位线的交叉处，并加上读/写控制电路，用地址编译器提供字线、位线选择信号。 　要访问16个存储单元，需要4位地址A0~A3,A0~A1:行地址，经X译码器产生4个译码信号来选择4行。 　A2~A3:列地址，经Y译码器产生4个译码信号来选择4列。 　这样用4位地址A0~A3可选中行、列交叉处的存储单元。 　为了用Y译码信号选择一列，在每个存储单元处加两个MOS管T7、T8。 　用于选择把指定列的全部存储单元的T5、T6管与该列的位线1、位线2连接，而其他各列的全部存储单元都与对应列的位线1、位线2断开。;　当一个存储单元被选中，它的字线使该存储单元的T5、T6管导通。列线把该存储单元的T7、T8管导通。 　若　　　　，执行写操作，写入数据DIN，经T5、T6、T7、T8，写入F/F。 　若　　　　，执行读操作，F/F的状态经T5、T6、T7、T8和位线1、位线2，送入读出放大器，得到读出数据信号Dout.;3.时序（Intel2114—1K×4位的SRAM）;;二、DRAM;2、单管动态存储单元;（2）写数据 　 字线来“1”，T导通，电路被选中。 　1）若数据线为“0”且CS上无电荷?准备写“1”?则VDD要对Cs充电，Cs上存储一定电荷?“1”已写入。 　2）若数据线为“1”且CS存有电荷?准备写“0”?则Cs通过T放电?使Cs上无电荷?“0”写入 3）如果写入的数据与Cs中原存储信息相同，则Cs中原存储有无电荷的情形不会发生变化。;⑴16K个基本存储电路如何排列？ ⑵A0～A6引脚的功能是什么？;4.再生; 　DRAM采用“读出”方式进行再生。 　　　利用单元数据线上的读出放大器来实现。 　　读出放大器在读出存储单元的信息并进行放大的同时，将所读出的信息重新写入该存储单元，从而完成存储器的再生（刷新）。 　　一般DRAM的再生时间应=2ms 　由于DRAM每列都有自己的读出放大器，只要依次改变行地址轮流进行读放再生即可。这种方式称行地址再生方式。 ;５.DRAM与SRAM的比较;4．5 半导体存储器的组成与控制;例:16K ? 4位芯片组成16K ? 8位的存储器;(2)字扩展;例: 4个16K ? 8位静态芯片组成64K ? 8位存储器。;(3)字位扩展;例:由Intel2114(1K ? 4位)芯片组成容量为4K ? 8位的主存储器的逻辑框图,说明地址总线和数据总线的位数，该存储器与8位字长的CPU的连接关系。;（3）芯片总线（由芯片容量决定） 地址线=log2(1K)=10(位) 数据线=4（位） （4）分组（组内并行工作，Cs连在一起，组间串行工作，Cs分别连接译码器的输出） 组内芯片数=存储器字长/芯片字长 =8/4=2（片） 组数=芯片总数/组内片数=8/2=4（组） （5）地址分配与片选逻辑;64KB;(6)连接方式:扩展位数,扩展单元数,连接控制线;例：某半导体存储器，按字节编址。其中：0000H～07FFH为ROM区、选用EPROM芯片（2KB/片）； 0800H～13FFH为RAM区、选用RAM芯片 （2KB/片和1KB/片）。 地址总线A15～A0（低）。给出地址分配和片选逻辑。;A15 A14 A13 A12 A11 A10 A9…A0;二．存储控制;1.集中刷新：在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器