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八路竞赛抢答器设计书 1 设计的意义及要求 1.1 设计的意义 在很多电视竞赛和娱乐节目中，我们可以看到抢答器作为一种工具,已经广泛应用于各种智力和知识竞赛场合.。 1.2．设计任务与要求 1.任务和要求 八路抢答器用于8人抢答，并且给出相应的编号为1、2、3、4、5、6、7、8，为每名选手设置一个按键。在这里主要用的是button开关，设置一个给主持人清零的开关，以便能开始新的一轮的抢答。 用七段数码显示管显示获得优先抢答的选手的编号，抢答器具有数据锁存功能，并将所锁存的数据用数码管显示出来，后动作的选手的编号无法显示，一直保持到工作人员清零结束为止。 2 设计的方案 2.1设计思路 根据设计的任务及要求，我主要将系统设计分为3大功能模块：主电路、数据采集电路、控制电路。 主电路主要是由译码、显示电路；数据采集电路（获得优先抢答选手的编号）分为8路抢答开关、八D数据锁存器（对抢答的编号进行锁存）、优先编码器、加1电路；控制电路分为锁存控制、倒记时控制、以下是我设计的总体框图：如 图下所示 优先编码模块锁存器（8D锁存）选手抢答 优先编码模块 锁存器（8D锁存） 选手抢答 门电路（控制部分） 门电路（控制部分） 译码器 译码器 七段数码显示管 七段数码显示管 2.2方案设计 方案一 电路图如下 2.2.1 器件选择 整个电路的电子器件有：，74LS48，74HC04，74LS373，74LS147，74HC30，74LS86，七段数码管以及若干开关和电阻。我详细介绍一下我所设计的这两个电路中所用到的重要器件（74LS48和 74LS373）： 74LS373 74373八D锁存器为三态输出的8 D透明锁存器, 373的输出端O0-O7可直接与总线相连。当三态允许控制端OE为低电平时，O0-O7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，O0-O7呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。当锁存允许端LE为高电平时，O随数据D而变。当LE为低电平时，O被锁存在已建立的数据电平。当LE端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善400mV。 373引出端符号： ???D0～D7-----数据输入端?????OE-----三态允许控制端 ???LE-----锁存允许端???????????? O0-O7-----输出端 74LS373外部管腿图、真值表、逻辑图，如下图3所示： 图一 外部管脚图 图二 逻辑图 表一 真值表 图3 74LS373外部管腿图、真值表、逻辑图 真值表中：L——低电平； H——高电平； X——不定态； Q0——建立稳态前Q的电平； G——输入端，与8031ALE连高电平：畅通无阻低电平：关门锁存。图中OE——使能端，接地。当G=“1”时，74LS373输出端1Q—8Q与输入端1D—8D相同；当G为下降沿时，将输入数据锁存。 74LS48 4线－七段译码器/驱动器（BCD输入，有上拉电阻） 简要说明 输出端（Ya-Yg）为高电平有效，可驱动灯缓冲器或共阴极VLED。 当要求输出 0－15 时，消隐输入（EQ \* jc2 \o\ad(\s\up 17(＿＿),B) EQ \* jc2 \o\ad(\s\up 17(＿ ),I )）应为高电平或开路，对于输出为0 时还要求脉冲消隐输入（EQ \* jc2 \o\ad(\s\up 17(＿＿),R) EQ \* jc2 \o\ad(\s\up 17(＿＿),B) EQ \* jc2 \o\ad(\s\up 17(＿ ),I )）为高电平或者开路。 当EQ \* jc2 \o\ad(\s\up 17(＿＿),B) EQ \* jc2 \o\ad(\s\up 17(＿ ),I )为低电平时，不管其它输入端状态如何，Ya－Yg均为低电平。 当RBI和地址端（A0－A3）均为低电平，并且灯测试输入端（EQ \* jc2 \o\ad(\s\up 17(＿＿),L) EQ \* jc2 \o\ad(\s\up 17(＿＿),T)）为高电平时， Ya －Yg为低电平，脉冲消隐输出（EQ \* jc2 \o\ad(\s\up 17(＿＿),R) EQ \* jc2 \o\ad(\s\up 17(＿＿),B) EQ \* jc2 \o\ad(\s\up 17(＿＿),O)）也变为低电平。 当EQ \* jc2 \o\ad(\s\up 17(＿＿),B) EQ \* jc2 \o\ad(\s\up 17(＿ ),I )为高电平或开路时，EQ \* jc2 \o\ad(\s\up 17(＿＿),L) EQ \* jc2 \o