数字锁相环与位同步提取.pptxVIP

第5章 数字锁相环与同步提取;如图5.0.1所示，数字锁相环（DPLL）由数字鉴相器（DPD）、数字环路滤波器（DLF）及数控振荡器（DCO）组成。 ;在数字锁相环中，不要求输入信号ui(t)包含有频率等于码速率的离散谱，ui(t)为单极性矩形脉冲信号即可。;图中No次分频器、或门、扣除门和附加门一起构成DCO。;;若无DLF，即将滞后脉冲和超前脉冲分别直接送到附加门和扣除门，则一个超前脉冲使常开门关闭一次，扣除一个送往No次分频器的a路时钟脉冲，从而使信号uo(t)的相位后移2π/No;;在超前－滞后型数字环中常使???两种环路滤波器：即N先M滤波器和随机徘徊序列滤波器，它们的原理框图分别如图5.1.3(a)、(b)所示。;2N+1位 可逆计数器;;;;5.2 触发器型DPLL;;;;;;环路中使用了M0、M1、M2、M5四种工作方式。 M0为计数结束中断方式。采用这种工作方式时,门控端G为高电平时允许计数、为低电平时停止计数。当写入方式控制字后,输出端O为低电平。;;M5为硬件触发选通(延时)工作方式,写入方式控制字及计数常数后,O端输出高电平。G端输入信号的正跳变启动计数器,C端时钟信号的下一个脉冲负跳变使计数器开始计数,计完最后一个数,输出一个负脉冲,其宽度等于一个时钟周期。;;式中N’d为相位误差的量化值,其变化范围是0～N0,故Nd的变化范围也是0～N0。;3 . 数字环路滤波器;;当N=N0时,环路处于锁定状态,8031的P1.4端不输出信号,保持低电平,8254A0输出为高电平,经非门G1、与门G2后,给8254B0的G端输入一个低电平,使其O端为高电平。;;;;由上述捕捉过程可见：不管开环相位误差为多大，闭环后只要对DCO的分频比作一次调整，就可以使环路进入锁定状态。而在超前-滞后型锁相环中，要使环路进入锁定状态必须对DCO的分频比进行 n次 调整，每次只能调整一个Tc。 ;;5.3 DPLL的性能指标;超前脉冲;;;;;;;;;但是，只要DCO输出信号相位变化不超过某一范围，则它作为位同步信号时所引起的误码率增加量是可以接受的。因此，在数字锁相环中，将DCO输出信号的相位处于允许范围之内的稳定状态定义为锁定状态。;;;;;;;图中单稳态触发器1及单稳态触发器2分别设置为上升沿触发和下降沿触发。两个单稳态触发器输出脉冲宽度小于码元周期，因而u2(t)是一个单极性归零信号，其中含有频率为码速率的离散谱。;设无码间串扰和噪声，则图5.4.3有关波形如图5.4.4所示。;应特别说明的是,在最佳接收机中及最佳通信系统的接收机中，应在码元结束时刻进行抽样判决，因而位同步脉冲的上升沿应对准结束时刻。因而需要将图5.4.2及图5.4.4中的位同步信号再延迟半个码元。;图中有关波形同图5.4.4。;5.5 小结;(4)DLF的形式很多。对于超前－滞后取样鉴相器,一般使用N先于M型DLF或随机徘徊序列DLF。