流水灯实验报告[文档推荐] .pdfVIP

实验二 流水灯 实验时间： 2011-11-20 实验地点：物理楼 406 一、实验目的 通过此实验进一步了解，熟悉 FPGA开发软件的使用方法及，的编程方法；学习简单时序 电路的设计。 二、实验原理和内容 实验内容 ：在实验板上实现 LED1~LED8发光二极管流水灯显示 实验原理：在 LED1~LED8 引脚上周期性地输出流水数据，如原来输出的数据是则表示点亮 LED1,LED2,流水一次后， 输出数据应该为， 而此时则应点亮 LED1~LED3三个 LED发光二极管， 这样就可以实现 LED 流水灯，为了观察方便，流水速率最好在 2Hz 左右。在 QuickSOPC核 心板上有 -48MHz 的标准时钟源，该时钟脉冲 CLOCK与芯片的 28 脚相连，为了产生 2Hz 的 时钟脉冲， 在此调用了一个分频模块 int_div 模块，通过修改分频系数来改变输出频率， int-div 模块是一个占空比为 50%的任意整数分频器。 三、实验步骤 1，启动 Quartus Ⅱ建立一个空白工程，然后命名为。 2 ，新建 Verilog HDL 源程序文件，输入程序代码并保存，然后进行综合编译。若在编译过程 中发现错误，则找出并更正错误，直至编译成功为止。 3 ，从设计文件创建模块，由生成名为的模块符号文件。 4 ，将光盘中 EDA-Component 目录下的和拷贝到工程目录。 5 ，新建图形设计文件命名为并保存。 在空白处双击鼠标左键， 在 Symbol 对话框左上角的中， 分别将 project 下的 ledwater 和 int-div 模块放在图形文件中，加入输入，输出引脚，双击各 引脚符号进行引脚命名。将与 ledwater 模块 led[7..0] 连接的引脚命名为 led[7..0], 与 int-div 模 块 clock 连接的引脚命名为 clock，int-div 模块的 clk-out 与 ledwater 模块的 clk 相连接。 6 ，选择目标器件并对相应的引脚进行锁定，在这里所选择的器件为 Altera 公司 Cyclone 系 列的 EPIC12Q240C8芯片，引脚锁定方法见下表，将未使用的引脚设置为三态输入。 引脚 引脚 信号 信号 IC6 IC12 EDA IC6 IC12 EDA Led[0] 50 50 50 Led[5] 47 47 47 Led[1] 53 53 53 Led[6] 48 48 48 Led[2] 54 54 54 Led[7] 49 49 49 Led[3] 55 55 55 clock 28 28 28 Led[4] 176 176 176 表 引脚锁定方法 7,将设置为顶层实体，对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出 并更正错误，直至编译成功为止。 8，最后将跳线短接跳帽跳接到 SmartSOPC实验箱上 JP6 的 LED0~LED7,使 LED1~LED8分别与 FPGA的引脚 50,53~55 ，176 和 47~49 相连，将 Altera ByteBlaster Ⅱ下载电缆的两