可编程逻辑器件发展简述.ppt

表 1.7 在 M4K 块中实现 18 × 18 位乘法器 器 件 M4K 块的数量 用 M4K 块可实现的乘法器的数量 EP1C3 13 5 EP1C4 17 6 EP1C6 20 7 EP1C12 52 20 EP1C20 64 25 ? 3. 专用外部存储接口电路 ? DDR SDRAM 拥有与 SDR 相同的结构， 但是在时钟的上下沿都传输数据，从而使数 据交换的带宽加倍。 FCRAM 则是一种延迟时 间较低、基于 SRAM 功能架构的存储器件。 在大容量、低功耗的应用环境下， FCRAM 提 供了更好的性能。和 SDRAM 类似， FCRAM 支持在时钟的上下两个沿进行数据交换，适 用于流水线存储和预置数据操作，与 SDRAM 架构的存储器相比，所需的访问时钟周期大 大减少。 ? Cyclone 器件通过片内内嵌的专用接口电路实现与 双 数 据 速 率 (DDR)SDRAM 和 FCRAM 以 及 单 数 据 速 率 (SDR)SDRAM 器件进行快速可靠的数据交换，最高速率可达 到 266 Mbps 。如果再结合针对 Cyclone 器件优化的即取即用 的 IP(Intellectual Property) 控制器核，工程师可以在几分钟之 内将一个 SDRAM 和 FCRAM 的功能合并到一个系统之中。 ? 如图 1.21 所示，所有 Cyclone 器件使用优化的 I/O 引 脚实现和 DDR SDRAM 、 FCRAM 器件的接口连接。每一个 I/O 区包含两套接口信号引脚，每套引脚含 1 个数据采样信号 (DQS) 引脚和 8 个关联数据 (DQ) 引脚。这些引脚采用 SSTL-2 Class Ⅱ电平标准来实现和外部存储器件的高速数据传输。每 个器件最多可支持 48 个 DQ 引脚和对应 8 个 DQS 引脚，支持一 个 32 位宽的具有纠错能力的双列存储器模块 (DIMM) 。 图 1.21 DQS 和 DQ 信号引脚 ? 图 1.22 显示了从存储器件读取一 个单一比特数据的读操作。 DQS 信号位 于输入的 DQ 信号的中央，用来驱动器件 内的全局时钟网络。 DQ 信号在时钟的上 下沿被 FPGA 的寄存器采样，并使用第二 组上升沿采样的内部寄存器使之与系统 时钟同步。 图 1.22 外部存储器读操作 ? 图 1.23 显示了往外部存储器件写 入一个比特数据的写操作。输出给外部 存储器件的 DQS 信号与输出的数据信号 有 90 °的相移，输出使能逻辑用来满足 前后缓冲的时序要求。 ? 通过一套寄存器和输出多路复用 器，数据 A 和数据 B 在时钟的上、下两个 沿合成 DQ 信号，输出给外部存储器件， 该时钟和内部系统时钟同步。 图 1.23 外部存储器件写操作 ? 4. 支持的接口及协议 ? 1) ?PCI ? PCI 是一个标准的总线型接口，通 常用于集成组件、外设插板，还用于处理 器和存储系统之间的内部连接。 Cyclone 器 件兼容 3.3 V PCI 局部总线规范 2.2 版本，支 持高达 66 MHz 的 32 位 PCI 总线。 Cyclone 器件 中的 I/O 单元经过专门设计，可以匹配严格 的 PCI 标准所要求的建立和保持时间。为了 提供最大的灵活性，每个输入信号都可以 通过两个独立的延时路径输入到不同的芯 片区域 ( 如图 1.24 所示 ) 。 图 1.24 Cyclone 器件的 I/O 单元 ? 2) ?SDRAM 及 FCRAM 接口 ? Cyclone 器件可以通过内建的专用接口与单数据 速率和双数据速率 SDRAM 连接。 ? 3) 10/100 及千兆以太网 ? 以太网是局域网 (LAN) 中使用最广泛的访问方式， 其定义的标准是 IEEE 802.3 标准。用 Cyclone 器件实现的以 太网媒体存取控制器与物理层器件的接口速率可以达到 10 Mbps 、 100 Mbps 或 1 Gbps 的最大带宽。如果结合针对 Cycloen 器件优化的 IP 核，用户可以很容易地在 Cyclone 芯 片中实现以太网的 MAC 功能。 ? 4) 串行总线接口 ? Cyclone 器件支持一系列的串行总线接口，如串行 外设接口 (SPI) 、 I 2 C 、 IEEE 1394 标准和通用串行总线 (USB) ， 如表 1.8 所示。 表 1.8 Cyclone 器件支持的串行总线接口 协 议 SPI I 2 C IEEE 1394 USB 2.0 最大带宽 (Mbps) 1 3.4 400 480 ? 表 1.8 中的最大带宽大于等于数据速