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共84页 逻辑综合与可测性设计 刘晓鹏 2011年4月 典型流程 主要内容 逻辑综合基本概念 逻辑综合工具介绍 可行性设计及工具介绍 逻辑综合基本概念 综合就是把行为级或 RTL 级的 HDL 描述转换为门级电路的过程，用公式表示 就是：综合= 翻译? + 优化? + 映射( Synthesis? = Translation? + Optimization? + Mapping? ) 逻辑综合基本概念  逻辑综合基本概念---时间路经 时间路径：信号传播经过的逻辑通道，简称路径。 起点一般为：基本输入端口或寄存器的时钟端口； 终点一般为：基本输出端口或寄存器的数据端口。 时间路径通常分为4种： 基本输入到基本输出： 基本输入到寄存器： 寄存器到基本输出： 寄存器到寄存器： 逻辑综合基本概念---时间路经 逻辑综合基本概念---setup/hold 建立（setup）时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。 保持（hold）时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。 裕度（slack）：是时序要求与实际时序之间的差值，反映了时序是否满足要求。裕度为正，满足要求；反之不满足。 裕度＝要求的时间-实际的时间 逻辑综合基本概念---可综合的Verilog(1) HDL语言：是“硬件描述语言” ，即Hardware Description Language, 而不是“硬件设计语言”，Hardware Design Language.因此电路设计必须遵循RTL的模式来编写代码，而不能随心所欲地只写出符合语法的代码。 下面就常用的可综合Verilog编写格式做一简单总结。 逻辑综合基本概念---可综合的Verilog(2) 逻辑综合基本概念---可综合的Verilog(3) 逻辑综合基本概念---可综合的Verilog(4) 逻辑综合基本概念---可综合的Verilog(5) 逻辑综合基本概念---可综合的Verilog(6) 逻辑综合基本概念---设计类型 设计（Design) 单元（Cell or Instance） 参考（Reference） 端口（Port） 管脚（Pin） 线网（Net） 时钟（Clock） 库（Library） 逻辑综合基本概念---设计类型 module top(A,B,C,D,CLK,OUT1); input A,B,C,D,CLK; output OUT1; …. INV U2(.A(BUS0),.Z(INV0)); …. endmodule 逻辑综合工具介绍 Synopsys公司提供的Design Compiler（DC）是业界流行的、功能强大的逻辑综合工具。用户只需输入满足要求的HDL描述和设计约束，就可能得到较为优化的门级综合网表。 初学者通过图形界面，然后熟悉DC的综合命令，采用批处理的方式提高综合的工作效率。 逻辑综合流程 准备启动文件（1） (1)启动文件（startup files）DC : .synopsys_dc.setup 定义工艺库的路径和其他用于逻辑综合的参数。 在启动软件的时候，DC按下列顺序读入启动文件的。 1) Synopsys安装目录下的启动文件： $synopsys/admin/setup 2) 用户根目录下的启动文件； 3) 项目工作目录下的启动文件； 准备启动文件（2） #custom variable for public tech lib set lib_path /home/smic/smic_digital_2_5/FEView_STDIO set smic_stdlib_path ${lib_path}/STD/Synopsys set smic_iolib_path /home/smic/SP018W_release_V1p7/syn/ set smic_stdsymlib_path ${lib_path}/STD/Symbol/synopsys set smic_iosymlib_path ${lib_path}/IO_V33/Symbol/synopsys #set the search path for all the libs set search_path "$search_path $smic_stdlib_path $smic_iolib_path \ $smic_stdsymlib_path $smic_iosymlib_path" #set the target lib set target_library [list smic18_ss.db smic18_tt.db smic18_ff.db \ SP018W_V1p7_low_temp.d