2.2.3--中断操作时序.ppt

*最大与最小模式中断响应过程和响应时序的差异 在最大模式的系统中，中断响应信号不是通过INTA引脚发出的，而是通过状态线S2、S1、S0发出的。当CPU响应中断请求时，S2、S1、S0同时输出低电平，总线控制器回将这三个低电平信号组合，而得到INTA信号。 最大模式中，在总线控制器输出两个INTA负脉冲的同时，CPU会在LOCK引脚上从第一个中断响应周期的T2到第二个中断响应周期的T2之间维持一个低电平，以封锁中断响应期间CPU以外的总线主模块发出的总线请求。 4. 最小模式下的总线保持 4. 最小模式下的总线保持 说 明： CPU必须等到T4或TI状态的下降沿才发出HLDA信号。可能会延迟几个时钟周期。 HOLD请求信号直接影响8086/8088总线接口部件(BIU)的工作，但对执行部件(EU)的影响只是间接的。 当发总线保持请求的设备将HOLD信号降为低电平时，CPU也将HLDA信号降为低电平，但是CPU不会马上重新驱动总线，而是使这些引脚继续浮空，直到CPU需要执行一个总线操作时，才结束这些引脚的浮空状态。这样就可能出现在某一小段时间中，没有任何一个模块在驱动总线。为了防止在总线的切换期间，由于没有任何主模块的驱动而造成控制线电平漂移到最小电平以下，所以，在控制线和电源之间需要连接一个提拉电阻。 5.最大模式下的总线请求/允许 响应条件： 如果CPU正在访问内存或I/O端口，则总线请求信号必须在T2之前到达才有效，否则外部主模块必须重新发请求信号。 如果CPU正在用低8位数据总线传送数据(不是CPU内部)，则请求无效。等数据传送结束，重发请求信号。 如果CPU正在执行中断响应的第一个总线周期，则总线请求无效。 如果CPU正在执行总线封锁指令，则总线请求无效。 所以，只有在总线空闲时遇到总线请求，CPU才会在下一个时钟周期发出允许信号。 2.1.4 8086的存储器组织和I/O组织 (1) 8086存储器结构及与系统总线的连接 (2) 8086存储器的奇偶地址读字节和字的操作 2. 存储器的编址 8086有20根地址线，可寻址1M的存储空间。这1MB的内存单元按照00000?FFFFFH来编址。 （1）存储器的分段结构 图见后 （2）物理地址和逻辑地址 （3）存储器分段的优点 存储器采用分段方法进行组织的优点： 可扩大寻址范围。 缩短指令长度，提高了程序的允许速度。 程序装配方便。 3.8086的I/O组织 3.8086的I/O组织 端口的编址方式： I/O端口独立编址 按照0000H—FFFFH来编址（用地址总线的低16位寻址）。只有两条指令可用，即： 输入：IN AX，PORT IN AL，PORT 输出：OUT PORT，AL 3.8086的I/O组织 I/O端口与内存统一编址 优点：所有访问内存的指令都适用于外设。 缺点：把1MB的内存空间分出一部分作为外设地址， 这样就减少了内存的寻址范围，但程序不清楚。 例如：MOV AX，[BX] 此指令可能为：CPU 内存 或：CPU I/O 不够清楚 * * 3. 中断响应的总线周期 CPU I/O M DMA请求 8237 外设 W请求 W响应 HOLD HLDA CPU 当一个系统中有多个总线主模块时，CPU以外的其它总线主模块为了获得对总线的控制，需要向CPU发出使用总线的请求信号；而CPU得到请求之后，如果同意让出总线，就要向请求使用总线的主模块发出应答信号。8086/8088为此提供了一对专用于最小模式下的总线控制联络信号HOLD和HLDA。 CPU让出总线 上升沿采样 CPU重新接管总线 为提高系统的吞吐量与改进系统的性能，除采用主处理器外，通常还附加若干个有特定功能的处理器，组成一个多处理器系统。8086的最大模式被专门设计用来实现多处理器系统。最大方式所提供的多处理器特性适应于3 种基本组态的需要，即协同处理器、密藕合与松耦合3种组态。 T4或TI 接管总线 在上升沿采样 1. 存储器组织 8086有20根地址线，可寻址1M的存储空间。存储器仍按字节组织，每个字节只有唯一的一个地址。 若存放的信息是8位的字节，将按顺序存放；若存放的数为1个字时，则字的低位字节放在低地址中，高位字节放在高地址中。对存放的字，其低位字节可以在奇数地址中开始存放，也可以在偶数地址中开始存放；前者称为非规则存放，这样存放的字称为非规则字；后者称为规则存放，这样存放的字称为规则字