MAX10 高速LVDSIO用户指南.docxVIP

最新整理资料 文档精选合集 最新整理资料 文档精选合集 MAX 10 高速 LVDS I/O 用户指南 UG-M10LVDS 2017.02.21 \h 订阅 \h 反馈 内容 内容 MAX? 10 高速 LVDS I/O 设计概述 4 Altera Soft LVDS 实现概述 4 MAX 10 高速 LVDS 体系结构和功能 6 MAX 10 LVDS 通道支持 6 MAX 10 支持的 LVDS SERDES I/O 标准 10 MAX 10 高速 LVDS 电路 12 MAX 10 高速 LVDS I/O 位置 12 低速区域中的差分 I/O 管脚 14 MAX 10 LVDS 发送器设计 15 高速 I/O 发送器电路 15 LVDS 发送器可编程 I/O 功能 15 可编程预加重 15 可编程差分输出电压 16 LVDS 发送器 I/O 匹配方案 17 伪 LVDS 外部匹配 17 Sub-LVDS 发送器外部匹配 17 SLVS 发送器外部匹配 18 伪 RSDS、伪 Mini-LVDS 和伪 PPDS 发送器外部匹配 18 LVDS 发送器 FPGA 设计实现 19 发送器模式中的 Altera Soft LVDS IP 内核 19 高速 I/O 时序裕量 21 指南：LVDS 发送器通道布局 22 指南：LVDS 通道 PLL 布局 22 指南：LVDS 发送器逻辑布局 22 指南：使能 E144 封装的 LVDS 预加重 23 LVDS 发送器调试和故障排除 23 硬件调试之前执行 RTL 仿真 23 Geometry-Based 和 Physics-Based I/O 规则 23 MAX 10 LVDS 接收器设计 24 高速 I/O 接收器电路 24 软核解串器 24 数据重对齐模块(Bit Slip). 25 LVDS 接收器 I/O 匹配方案 25 LVDS、Mini-LVDS 和 RSDS 接收器外部匹配 25 SLVS 接收器外部匹配 26 Sub-LVDS 接收器的外部匹配 26 TMDS 接收器的外部匹配 27 HiSpi 接收器的外部匹配 27 LVPEC 外部匹配 28 LVDS 接收器 FPGA 设计实现 29 接收器模式中的 Altera Soft LVDS IP 内核 29 高速 I/O 时序裕量 32 MAX 10 高速 LVDS I/O 用户指南2 最新整理资料 文档精选合集 最新整理资料 文档精选合集 指南：悬空的 LVDS 输入管脚 34 指南：LVDS 接收器通道布局 35 指南：LVDS 通道 PLL 布局 35 指南：LVDS 接收器逻辑布局 35 指南：LVDS 接收器时序约束 35 LVDS 接收器调试和故障排除 36 硬件调试之前执行 RTL 仿真 36 Geometry-Based 和 Physics-Based I/O 规则 36 MAX 10 LVDS 发送器和接收器设计 37 发送器 – 接收器接口 37 LVDS 发送器和接收器 FPGA 设计实现 38 LVDS 发送器和接收器 PLL 共享实现 38 初始化 Altera Soft LVDS IP 内核 38 LVDS 发送器和接收器调试和故障排除 39 硬件调试之前执行 RTL 仿真 39 Geometry-Based 和 Physics-Based I/O 规则 39 MAX 10 高速 LVDS 板级设计考量 40 指南：提高信号质量 40 指南：控制通道至通道偏移 40 指南：确定电路板设计约束 41 指南：执行板级仿真 41 Altera Soft LVDS IP 内核参考 43 Altera Soft LVDS 参数设置(Parameter Settings) 43 Altera Soft LVDS 接口信号 46 A MAX 10 高速 LVDS I/O 用户指南存档 49 B MAX 10 高速 LVDS I/O 用户指南的文件修订历史 50 MAX? 10 高速 LVDS I/O 设计概述 I/O 缓冲器类型I/O 标准支持真 LVDS 输入缓冲器全部 I/O bank真 LVDS 输出缓冲器仅底部 I/O bank伪 LVDS 输出缓冲器全部 I/O bankMAX? 10 器件系列通过 LVDS I/O bank 和 Altera Soft LVDS IP 内核支持高速 LVDS 协议。表 I/O